CN100346456C - 一种mosfet半导体及其制造方法 - Google Patents
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Abstract
本发明描述一种超薄可测量MOSFET晶体管及制造方法。该晶体管的特征是完全自对准、SOI晶片上抬升的源/漏结，并且显示出低接触电阻、低栅电阻和良好的器件隔离特征。除了传统处理所需要的步骤之外，不需要额外的光刻掩模步骤。该晶体管被STI(浅沟槽隔离)完全“框入”或者包围，在它与SOI晶片上任何其他器件之间提供了内在隔离。在栅区域的外部形成了栅侧壁隔离物，从而比例缩放度唯一地受光刻分辨率限制。
Description
技术领域
本发明涉及一种半导体器件，更具体地，涉及超薄、短沟道金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
1965年，Fairchild半导体研究与开发的领导者——GordonMoore博士发现，自从20世纪50年代晚期第一个集成电路产生之后，每两年每个集成电路中晶体管器件的数目会增加一倍，并且他预见这种趋势在可预期的将来会持续下去。这一现象被商业杂志称为“Moore定律”。在大约40年之后的现在，尽管对基本障碍(fundamentalobstacle)有许多极端的预测，但是对于增加半导体密度的不懈努力有效地证实了Moore博士的预见，并且这种趋势在可预期的将来仍然会没有衰减地持续下去。减小半导体器件的尺寸以增加集成电路密度的处理通常被称为“比例缩放”(scaling)。
正在进行中的半导体MOS(金属氧化物半导体)器件比例缩放的努力不仅有助于提高集成电路的封装密度，而且能够改良集成电路的性能。随着比例缩放处理趋近于当前可获得的MOS工艺和技术的极限，新的工艺和技术被开发出来从而进一步降低器件的尺寸和增加器件的性能。随着MOS器件尺寸的降低，在器件模制精度和处理一体化领域出现了巨大的挑战。用“绝缘体上硅”(或者SOI)衬底制造集成电路(或者IC)的最新技术推动了半导体工艺向比例缩放的下一代或者两代前进。这些基于SOI的工艺通过平衡更加昂贵的SOI晶片与更加先进的光刻构图工具和技术实现了如下的目的。基于更薄SOI衬底的集成MOS器件提供了完全耗尽(depleted)的晶体管体，有效地消除了不良的浮动体效应。因此，半导体工业中存在着向基于更薄SOI衬底的超薄MOS器件前进的趋势。使用超薄SOI衬底的另一个优点是，它们允许MOS器件的体区域经历“应变”条件，从而提高了载流子(电子与空穴)的迁移率。SOI衬底的硅层越薄，栅电介质和埋置氧化物层(BOX)施加给它的应变越大。这种超薄SOI器件的显著缺点是有效的源和漏接触电阻显著增加，限制了器件的性能。
此外，具有极浅源/漏结层的体器件的一些优点在现代的比例缩放MOS器件中也是不可避免的，因为该方法趋向于使短沟道效应最小化，消除了对器件性能主要的障碍。与超薄源漏结构的优点同样引人注意的是，体硅上的浅结和薄SOI与传统的高导电率的硅化物处理不匹配。没有通过使源/漏区域硅化提供低接触电阻，那么薄结的最终接触电阻会无效地变大。
一种用于解决浅源/漏结内高有效接触电阻问题的通常的方法是增加源和漏结的厚度(抬升的(raised)源/漏)，借此允许对多余的硅进行硅化，这反过来又显著降低了有效的源/漏接触电阻。一种用于获得该目的的普遍方法是用薄SOI晶片和抬升的源/漏结制造MOS器件，从而降低结电容。这种“薄SOI”结构的厚度范围趋向于从一微米的百分之几十到超过100微米。在这些MOS结构中，沟道被完全耗尽。结果没有了不可预知的浮动体效应。
这种方法的一个实例在美国专利6,395,589中有说明，该专利于2000年5月28日授予Bin Yu(下文称作“YU”)，标题为“在SOI技术中用高K栅电介质制造完全耗尽场效应晶体管”(Fabrication ofFully Depleted Field Effect Transistor with High-k Gate Dielectric inSOI Technology)。在YU中，使用薄SOI层形成完全耗尽的沟道区域，在该处源和漏使用外延生长处理被抬高。对于该技术有两个问题：(1)YU不涉及形成器件隔离结构。器件隔离对于这种方法是至关重要的，因为不适当的或者无效的器件隔离会导致源/漏短路。(2)YU说明了使用镶嵌栅处理形成器件的栅，这需要在栅区域内部形成侧壁隔离物。使用该方法，如果栅的尺寸被比例缩放到大约侧壁尺寸的两倍，则该技术会变得无用。侧壁隔离物的尺寸处于0.1微米的量级，且当今典型的栅尺寸也处于相同的范围。然而，随着进一步地比例缩放，在栅结构内形成侧壁隔离物变得不再诱人。尽管光刻处理能够在纳米范围内精确地画出栅结构的图形，但是在这么小的尺寸下，YU所说明的侧壁隔离物相对粗糙的尺寸公差相对于栅的尺寸变得不可接受地大。
在美国专利No.6,506,649中说明了另一个实例，该专利于2003年1月14日授予Ka Hing Fung等，其标题为“用于形成具有自对准抬升源/漏结构的凹口栅的方法”(Method for Forming Notch GateHaving Self-Align Raised Source/Drain Structure)(下文称作“FUNG”)。与YU相似，FUNG没有说明任何器件隔离方案。在FUNG中，凹口底切(notch-undercutting)尺寸是对最小栅尺寸的限制因素。类似于YU，如果FUNG凹口底切尺寸处于0.1微米的范围，那么该方法不适于形成尺寸为纳米范围的栅。这意味着，最终栅尺寸的控制会非常差，因为侧壁隔离物的公差和凹口尺寸的公差与栅尺寸相比都相对粗糙。因为栅尺寸被减小到纳米范围，所以必须严格地控制栅尺寸的公差。然而，FUNG侧壁隔离物相对粗糙的尺寸公差和凹口尺寸阻碍了对根据FUNG说明的方法制造的纳米范围的栅尺寸进行精确的控制。
美国专利4,830,975说明了一种选择，它使用外延生长技术形成MOS器件中抬升的源和漏结构，其于1989年5月16日授予Bovaird等，标题为“制造PRIMOS器件的方法”(下文称之为“BOVAIRD”)(Method of Manufacturing a PRIMOS Device)。在BOVAIRD中，使用腐蚀处理产生凹陷的沟道区域，相对于沟道有效地抬升了源和漏结构。尽管BOVAIRD清晰地说明了如何形成器件隔离结构，但是BOVAIRD技术的一个显著缺点是它不能够自对准。结果，BOVAIRD技术不能够满足当今纳米级栅苛刻的公差要求。
美国专利6060749讲授了另一种减式的(subtractive)但是自对准的方法，其于2000年5月9日授予Shye-Lin Wu，标题为“在超薄SOI衬底上形成的超短沟道抬升的S/D MOSFETS”(Ultra-ShortChannel Elevated S/D MOSFETS Formed on an Ultra-Thin SOISubstrate)(下文称为“WU”)。WU说明了一种受控的方法，用于选择性地除去沟道区域内SOI层的一部分。最终的结构在其沟道区域内的SOI厚度与其源和漏区域相比减小了。在形成栅之后，WU所说明的技术还允许以自对准的方式形成侧壁隔离物。这形成了栅，且隔离物被良好限定并且彼此对准。然而，该方法的一个问题是难以控制沟道区域内SOI的厚度。与YU和FUNG类似，WU没有讲授如何形成器件隔离。
发明内容
本发明提供了一种形成MOSFET半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括埋置绝缘层、位于埋置绝缘层上面的薄硅层和覆盖在薄硅层上面的硬抛光停止层；形成绝缘区域，其包围和限定MOSFET器件的有源区域；选择地刻蚀掉抛光停止层，从而暴露出薄硅层的源/漏区域；注入薄硅层暴露出的源/漏区域，从而形成源/漏结；沿着形成绝缘区域的绝缘材料的垂直侧壁和源/漏区域之间的抛光停止层的垂直侧壁形成包围该源/漏区域的侧壁隔离物；沉积掺杂硅，从而抬升源/漏结；在抬升的源/漏结的顶部形成源/漏硅化物导体；在源/漏硅化物导体上形成保护帽；除去源/漏区域之间的抛光停止层，从而形成栅开口；在薄硅层中形成沟道；在栅开口中形成薄栅电介质；和在位于栅电介质上面的栅开口中形成栅导体。
本发明还提供了一种MOSFET晶体管，包括：半导体衬底，该半导体衬底包括埋置绝缘层，位于埋置绝缘层上面的薄硅层和位于埋置绝缘层上面的硬抛光停止层；浅沟槽隔离，其完全包围和限定MOSFET晶体管的有源区域，并且使MOSFET晶体管与衬底上形成的其它器件隔离；沟道和源/漏结，其被限定在有源区域之内的薄硅层中；其中，浅沟槽隔离的顶表面与沟道上栅导体的顶表面共面；并且，源/漏结周边周围的侧壁隔离物的顶部与浅沟槽隔离的顶表面以及栅导体的顶表面共面。
本发明还提供了一种形成MOSFET半导体器件的方法，包括：提供绝缘体上硅衬底，所述绝缘体上硅衬底包括埋置氧化物层、覆盖在埋置氧化物层上面的薄硅层和覆盖在薄硅层上面的CVD金刚石抛光停止层；形成绝缘沟槽，其包围和限定MOSFET器件的有源区域，所述绝缘沟槽向下延伸通过硬抛光停止层和薄硅层到达埋置氧化物层；通过镶嵌CVD氧化物沉积处理填充绝缘沟槽；使用氧等离子体刻蚀处理选择地刻蚀掉抛光停止层，从而暴露出薄硅层的源/漏区域，留下位于薄硅层沟道区域上面的牺牲伪栅结构；使用离子注入处理掺杂薄硅层暴露出的源/漏区域，从而形成源/漏结；沿着绝缘沟槽的绝缘材料的垂直侧壁和伪栅结构的垂直侧壁形成包围该源/漏区域的侧壁隔离物；通过采用镶嵌处理形成抬升的源/漏结，从而将源漏结抬升到齐平抛光停止层顶表面的程度，随后用受控的刻蚀处理使抬升的源漏结凹陷；采用硅化处理在抬升的源/漏结顶部形成硅化物；在源/漏硅化物导体上形成保护帽；使用选择性氧等离子体刻蚀处理除去牺牲伪栅，从而形成栅开口；对薄硅层的沟道区域进行离子注入从而形成沟道；在栅开口内形成薄栅电介质；在位于栅电介质上面的栅开口中形成栅导体，并进行平面化从而使栅导体的顶表面、侧壁隔离物的顶部以及浅沟槽隔离的顶表面共面；形成第一和第二级金属互连层，并通过导电接柱使源/漏硅化物导体和栅导体与互连层中相应的金属导体相连。
本发明的技术通过提供一种超薄的可比例缩放的(scaleable)的MOSFET晶体管以及具有完全自对准的抬升源/漏结的制造方法，克服了前述的问题。该晶体管在薄SOI晶片上容易制造，并且显示出低接触电阻、低栅电阻和良好的器件隔离特性。除了传统处理所需的步骤之外，不需要额外的光刻掩模步骤。该晶体管完全被STI(浅沟槽隔离)“框入”(bracketed)或者包围，在它与SOI晶片上任何其他的器件之间产生了内在的隔离。在栅区域的外部形成了栅侧壁隔离物，从而比例缩放度(scalability)由光刻分辨率唯一地限定。
本发明的技术通过采用化学-机械抛光/平面化并结合其他的技术以完全自对准的方式形成器件隔离、源、漏和栅结构，提供了抬升的源/漏结。
本发明方法的一个典型实施例采用三次化学机械抛光，并且能够归纳为：(1)采用第一镶嵌处理形成绝缘区域，借此限制器件(MOSFET)的有源区域(AA)；(2)在选择性外延生长之后，采用第二镶嵌处理形成源/漏区域；(3)采用第三镶嵌处理形成完全自对准的栅区域，其中在栅区域的外部(也就是在源/漏区域内部)形成侧壁隔离物，从而能够通过传统的光刻技术精确地控制栅尺寸；(4)对源和漏区域进行硅化，并通过电介质帽处理进行密封，从而使源/漏和栅的形成彼此不干扰；(5)形成相对短的栅多晶(gate poly)，其被导电金属加以俘获(trapped)，从而使栅电阻最小化(不需要硅化物栅结构)。
根据本发明的一个方案，在半导体衬底上形成了一个MOSFET半导体器件，其中半导体衬底包括埋置绝缘层、位于埋置绝缘层上面的薄硅层和位于薄硅层上面的硬抛光停止层。形成一个绝缘沟槽，包围并限定MOSFET器件的有源区域。沟槽向下延伸通过硬抛光停止层和薄硅层，到达埋置绝缘层。接着，用绝缘材料，如氧化物，填充沟槽。接着，选择性地腐蚀抛光停止层，暴露出薄硅层的源/漏区域，留下位于薄硅层沟道区域上面的牺牲伪栅。使用注入处理掺杂暴露的源/漏区域，形成源/漏结。然后围绕源/漏区域沿着绝缘材料和伪栅结构的垂直侧壁形成侧壁隔离物。选择性地沉积掺杂硅从而在抬升的源/漏结的顶部上形成源/漏硅化物导体。在源/漏硅化物半导体上面形成保护帽，并除去牺牲伪栅，借此形成栅开口和暴露沟道区域。注入沟道区域从而形成MOSFET器件的沟道。在栅开口内形成薄栅电介质，并且在栅电介质上的栅开口内形成栅导体。
根据本发明的各种方案，硬抛光停止层可以是CVD金刚石，衬底可以是SOI衬底，并使用镶嵌处理形成器件隔离(绝缘沟槽内)和/或栅导体。
在形成上述的基础晶体管之后，使用传统的互连技术连接该MOSFET器件。典型的MOSFET器件是CMOS电路的一部分和/或较大集成电路器件的一部分。互连技术能够通过，例如，采用导电接柱(stud)连接源/漏导体、栅导体与随后形成的金属互连层加以实现。
本发明最终的MOSFET晶体管的特征是STI(浅沟槽隔离)，其完全包围晶体管的有源区域，并且与任何其他共享该衬底的器件隔离。在本发明晶体管的设计及其制造过程中，该隔离是内在的。本发明的MOSFET器件进一步的特征是，绝缘(STI)、侧壁隔离物和栅导体三者的顶部都是共面的，以及“U”形电介质(如剖面图所示)，其中电介质沿着栅导体的底面和侧面延伸。
附图说明
本发明的这些以及进一步的特点通过参考下面的说明和附图将变得显而易见，其中：
图1-14是根据本发明的SOI衬底上短沟道、超薄MOSFET在一系列连续处理步骤中的剖面图。
图15A是根据本发明的最终MOSFET器件的剖面图。
图15B是根据本发明的图15A中最终MOSFET器件选择部分的平面图(顶视图)。
图16是根据本发明的图15A中最终MOSFET器件选择部分的等大图。
具体实施方式
本发明的技术通过采用化学机械抛光/平面化并结合其他的处理技术以完全自对准的方式形成器件隔离、源漏和栅结构，在MOS器件内产生了抬升的源/漏结，其中MOS器件位于具有强力绝缘配置的薄SOI晶片上。
在用于形成MOSFET器件的方法的一个优选实施例中，采用了三次化学机械抛光。该方法可以归纳为：(1)采用第一镶嵌处理形成绝缘区域，借此限定器件(MOSFET)的有源区域(AA)；(2)在选择性外延生长之后，采用第二镶嵌处理形成源/漏区域；(3)采用第三镶嵌处理形成完全自对准的栅区域，其中在栅区域的外部(也就是在源/漏区域内部)形成侧壁隔离物，从而能够通过传统的光刻技术精确地控制栅尺寸；(4)对源和漏区域进行硅化，并通过电介质帽处理进行密封，从而使源/漏和栅的形成彼此不相互干扰；(5)形成相对短的栅多晶(poly)，其被导电金属加以俘获(trapped)，从而使栅电阻最小化(不需要硅化物栅结构)。
图1是SOI晶片衬底100的剖面图，在它上面根据本发明形成了一个短沟道、超薄MOSFET。该晶片衬底具有埋置氧化物层10。覆盖埋置氧化物层10的是薄单晶硅层(膜)12，厚度为10nm-100nm。薄单晶硅层(膜)12被例如CVD金刚石材料的CVD(化学气相沉积)电介质区域覆盖，该区域同时起电介质和硬抛光停止层14的作用。硬抛光停止层14还起到部分器件隔离的作用。CVD金刚石具有良好的热传导性和高的沉积速率。此外，CVD金刚石是极硬的材料，从而非常适合于用作抛光停止层。
图2是晶片衬底200的剖面图，它表示图1中的晶片衬底100在经过腐蚀形成场绝缘“沟槽”15A和15B(也称作STI或者“浅沟槽隔离”)之后的形态。尽管图2中沟槽15A和15B看上去彼此分离，但是沟槽15A和15B实际上是STI“环”相对的侧面部分，该STI环限定和确定了其中形成MOSFE器件的有源区域(AA)。优选地，场绝缘“沟槽”15A和15B的形成是通过采用氧等离子体腐蚀处理，利用限定场隔离区域的不可腐蚀的第一掩模(例如氮化物)选择性地腐蚀掉抛光停止层14。这种腐蚀处理对CVD金刚石具有高度的选择性，并使它终止于薄硅层12的顶表面。然后除去第一掩模。
图3是晶片衬底300的剖面图，它表示图2中的晶片衬底200在经过第二腐蚀处理之后的形态。优选地，使用CL2基等离子体腐蚀处理继续腐蚀通过场绝缘“沟槽”中的薄硅层12。这种腐蚀处理一般在氧化物上选择硅，并且终止于埋置氧化物层10，仅除去隔离“沟槽”15A和15B中薄硅层12的16A和16B区域。
图4是晶片衬底400的剖面图，它表示图3中的晶片衬底300在经过用氧化物填充17A和17B充满场绝缘沟槽，借此形成围绕有源区域(AA)的绝缘区域之后的形态。优选地，使用镶嵌处理形成氧化物填充(17A，17B)，其中镶嵌处理包括CVD氧化物沉积，之后进行化学机械抛光处理。如果需要，在填充提高绝缘强度之前，该场绝缘区域能够被注入和掺杂。
图5是晶片衬底500的剖面图，它表示图4中的晶片衬底400经过在其顶表面上绘制第二掩模层19之后的形态。掩模层19具有开口20A和20B，它们限定了所形成MOSFET的源和漏区域。
图6是晶片衬底600的剖面图，它表示图5中的晶片衬底500在利用氧等离子体腐蚀处理通过掩模19内的开口20A和20B选择性地除去抛光停止层14，从而形成源/漏区域22A和22B之后的形态。因为氧等离子体腐蚀处理相对于硅和氧化物选择性地腐蚀CVD金刚石，所以仅CVD金刚石被除去，并终止于薄硅层12的顶表面。腐蚀处理的选择性使得源/漏区域22A和22B自对准于场氧化物17A和17B。腐蚀处理留下了牺牲CVD金刚石栅“基座”23，其位于将成为正在形成中的MOSFET的沟道区域的上面。
图7是晶片衬底700的剖面图，它表示图6中的晶片衬底600在经过离子注入处理形成掺杂源/漏结26A和26B之后的形态。离子注入处理如图7中的箭头25A和25B所示。因为薄硅层12非常薄，所以应当选择合适的掺杂能量，以避免对源/漏结26A和26B与埋置氧化物层10之间界面的破坏。由于掩模19和牺牲CVD金刚石“伪”栅23提供的掩盖，薄硅层12位于伪栅23下面的部分没有被掺杂。该未掺杂区域在随后的处理步骤中将成为MOSFET的沟道区域。
图8是晶片衬底800的剖面图，它表示图7中的晶片衬底700在除去掩模19并沿着场氧化物17A、17B和伪栅的垂直侧壁形成侧壁隔离物28A和28B之后的形态，其中伪栅包围源/漏结26A和26B。本领域普通的技术人员将能够理解和意识到，使用该隔离物技术，能够使传统的轻掺杂源(LDD)结构减少“热障(hot carrier)”效应。
图9是晶片衬底900的剖面图，它表示图8中的晶片衬底800在使用选择性外延沉积处理使源/漏硅30A和30B生长到合适厚度之后的形态，该处理有效地抬升了源/漏结26A和26B。本领域普通的技术人员将能够立即理解，这能够通过使用任何不同的技术实现。其中一种技术是使用镶嵌处理使硅“过生长”，并对“过生长”的硅部分进行抛光/平面化到达抛光停止层的表面，然后使用受控的腐蚀处理使硅凹陷到合适的厚度，如图所示。选择地，源/漏硅30A、30B在形成之后能够被注入从而获得最优掺杂。在形成源/漏硅30A、30B之后(以及在任意重注入之后)，使用硅化处理在源/漏硅30A、30B的顶部形成高导电率的硅化物导体32A、32B。
图10是晶片衬底1000的剖面图，它表示图9中的晶片衬底900在使用传统的加帽技术(capping technique)用CVD氧化物帽35A和35B对暴露的源/漏区域加帽之后的形态。硅化物导体32A和32B(见图9)在随后的处理中被氧化物帽35A和35B保护。
图11是晶片衬底1100的剖面图，它表示图10中的晶片衬底1000在上面布置第三掩模层37之后的形态。第三掩模层37的开口38暴露了伪栅23。开口38对伪栅23的精确对准并不苛刻，因为随后的氧等离子体腐蚀对形成伪栅23的CVD金刚石材料具有选择性。
图12是晶片衬底1200的剖面图，它表示图11中的晶片衬底1100在采用氧等离子体腐蚀处理除去伪栅23之后，并且在采用注入处理(用箭头40表示)在先前被伪栅23覆盖的薄硅层12内形成沟道42之后的形态。氧化物帽35A、35B和侧壁隔离物(28A、28B，见图9)限定了沟道42的边界。注入处理能够是任何合适的阈值调节注入。
图13是晶片衬底1300的剖面图，它表示图12中的晶片衬底1200在除去第三掩模37之后，并且在形成栅电介质45之后的形态。优选地，栅电介质45通过在衬底1200的整个表面上沉积高K电介质材料层而形成。该电介质材料能够是传统的热氧化物、氧氮化物、低温氧化物或者任何合适的CVD电介质材料。
图14是晶片衬底1400的剖面图，它表示图13中的晶片衬底1300在沉积导电栅材料，例如掺杂CVD多晶硅，形成栅导体48并使抛光停止层14的表面平面化(例如通过化学机械抛光)之后的形态。该镶嵌处理限定了栅并从衬底1400的表面上除去了多余的栅电介质，借此在自对准于源/漏结26A、26B边界的空隙内形成栅导体48。栅导体48最终形成分段栅导体的一部分，该分段栅导体将连接随后形成的金属布线层。
图15A是根据本发明的晶片衬底1500的剖面图“A-A”，其显示了最终的MOSFET晶体管。晶片衬底1500表示的是晶片衬底1400在执行“传统”的处理步骤形成金属布线层并连接MOSFET晶体管结构之后的形态。在图中，氧化物帽35A、36B被腐蚀暴露出硅化物导体32A、32B(见图9)，并且形成导电接柱50A和50B将源/漏硅化物导体32A和32B分别连接于第一金属布线层(M1)内的金属导体52A和52B。在栅导体48上形成导电接柱50C，并使其与第二布线层(M2)内的金属导体54相连。优选地，导电接柱50A、50B和50C是通过传统的接柱互连形成处理形成的CVD钨或者其他合适的接柱材料。金属布线层M1和M2(金属导体52A、52B和54是其一部分)通过传统的金属层形成技术形成。
图15B是晶片衬底1500的选择性顶视图或者“平面”视图，其对应于图15A的剖面图，显示了最终MOSFET晶体管的被选元件。剖面线A-A表示与图15B有关的图15A的剖面图区域。图15B显示了在上述参考图1-15A的处理步骤中形成的MOSFET晶体管元件的相对位置，包括保护帽35A和35B、场绝缘28和金属导体52A、52B和54。在图15B的简图中，金属导体52A、52B和54被切除从而显示出与其相关的导体接柱50A、50B和50C的位置。
图16是图15A和15B中最终晶片衬底1500的被选部分1600的等大图。图16显示了第二级金属(M2)导体54和第一级金属(M1)导体52A和52B。导电接柱50C将第二级金属(M2)导体54连接于栅导体48。(金属化层之间的绝缘层被除去以便清晰显示)。导电接柱50A和50B分别连接源/漏结26A与第一级金属(M1)导体52A，以及源/漏结26B与第一级金属(M1)导体52B(通过抬升的源/漏硅30A、30B和源/漏硅化物导体32A、32B，见图9)。该图中能够看到场绝缘氧化物“沟槽”17A和17B，形成了包围MOSFET晶体管的完全绝缘“环”的两个相对的腿。
本领域普通技术人员会立即理解和意识到，本发明的晶体管结构容易被形成作为CMOS(互补MOS)电路的一部分，其反过来又可成为更大集成电路器件的一部分。
本发明的技术具有几个显著的优点。栅、源和漏区域、有源器件区域和绝缘区域全部是自对准的，消除了与源/漏渗漏有关的连接。绝缘区域在处理的很早阶段形成，消除了器件-器件之间短路的可能。与先前文献的技术不同，本发明的MOSFET器件完全被STI(浅沟槽隔离)“框入”在所有的侧壁上，在器件之间提供了内在的隔离。进一步，该处理不需要比传统的处理技术更多的光刻掩模步骤，有助于保证经济的制造处理。
本发明MOSFET晶体管其他的显著特点是，STI“环”的顶表面与栅的顶部以及侧壁隔离物的顶部共面。进一步，本发明的MOSFET显示呈“U”形的栅绝缘。
通常，本发明MOSFET晶体管的结构在CMOS器件中需要金属栅-栅连接。
尽管上面的显示和说明是参考SOI衬底，但是本领域技术人员能够立即理解，本发明能够容易地应用于许多其他的衬底形式。通过适当地制备，本发明的MOSFET能够在体硅、混合SOI、SOS等......上面形成。这样做完全在本发明的精神和范围之内。
总之，本发明提供了一种制造方法和一种最终的MOSFET器件，其特点是完全自对准、薄SOI晶片(或其他合适的衬底)上抬升的源/漏结构。最终的MOSFET器件具有低接触电阻、低栅电阻和良好的器件内绝缘特性。除了传统处理技术所使用之外，不需要“额外”的光刻掩模步骤。在栅区域的外部形成栅侧壁隔离物，从而栅结构的比例缩放度唯一地由光刻分辨率限定。
尽管本发明通过特定的优选实施例加以显示和说明，但是本领域中其他的技术人员能够通过阅读和理解本说明书和附图进行特定的等价替代和修改。特别是对于通过上述部件(组件、器件、电路等)执行的各种功能，除非特别指出，否则用于说明该部件的术语(包括参考“装置”)与执行所述部件特定功能的任何部件是一致的(也就是功能等价)，即使在结构上与所公开的执行本发明示例性实施例功能的结构不并等价也是一样。此外，尽管本发明的特殊特征已经参考多个实施例中的唯一一个加以公开，但是这种特征可以与可期望的其他实施例的一种或者多种特征相结合，并且有利于任何给定的或者特殊的应用。
Claims (17)
1.一种形成MOSFET半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括埋置绝缘层、位于埋置绝缘层上面的薄硅层和覆盖在薄硅层上面的硬抛光停止层；
形成绝缘区域，其包围和限定MOSFET器件的有源区域；
选择地刻蚀掉抛光停止层，从而暴露出薄硅层的源/漏区域；
注入薄硅层暴露出的源/漏区域，从而形成源/漏结；
沿着形成绝缘区域的绝缘材料的垂直侧壁和源/漏区域之间的抛光停止层的垂直侧壁形成包围该源/漏区域的侧壁隔离物；
沉积掺杂硅，从而抬升源/漏结；
在抬升的源/漏结的顶部形成源/漏硅化物导体；
在源/漏硅化物导体上形成保护帽；
除去源/漏区域之间的抛光停止层，从而形成栅开口；
在薄硅层中形成沟道；
在栅开口中形成薄栅电介质；和
在位于栅电介质上面的栅开口中形成栅导体。
2.根据权利要求1的方法，其中：
抛光停止层是CVD金刚石。
3.根据权利要求1的方法，其中：
埋置绝缘层是氧化物。
4.根据权利要求1的方法，其中：
衬底是绝缘体上硅衬底。
5.根据权利要求1的方法，其中：
形成绝缘区域的绝缘材料是氧化物。
6.根据权利要求5的方法，其中：
形成绝缘区域的所述氧化物通过镶嵌处理形成。
7.根据权利要求1的方法，其中：
栅导体是多晶硅。
8.根据权利要求1的方法，进一步包括：
在衬底上形成金属布线层；和
形成接柱导体，以便将源/漏硅化物导体和栅导体分别连接到金属布线层内的金属导体。
9.根据权利要求1的方法，其中：
采用镶嵌处理形成栅导体。
10.根据权利要求1的方法，其中：
MOSFET半导体器件是CMOS电路的一部分。
11.根据权利要求1的方法，其中：
MOSFET半导体器件是集成电路的一部分。
12.一种MOSFET晶体管，包括：
半导体衬底，该半导体衬底包括埋置绝缘层，位于埋置绝缘层上面的薄硅层和位于埋置绝缘层上面的硬抛光停止层；
浅沟槽隔离，其完全包围和限定MOSFET晶体管的有源区域，并且使MOSFET晶体管与衬底上形成的其它器件隔离；
沟道和源/漏结，其被限定在有源区域之内的薄硅层中；
其中，浅沟槽隔离的顶表面与沟道上栅导体的顶表面共面；并且，
源/漏结周边周围的侧壁隔离物的顶部与浅沟槽隔离的顶表面以及栅导体的顶表面共面。
13.根据权利要求12的MOSFET晶体管，进一步包括：
“U”形栅电介质，其在栅和侧壁隔离物以及沟道之间形成。
14.根据权利要求12的MOSFET晶体管，其中：
栅导体是多晶硅。
15.根据权利要求12的MOSFET晶体管，其中：
抛光停止层是CVD金刚石。
16.根据权利要求12的MOSFET晶体管，其中：
MOSFET晶体管是集成电路器件的一部分。
17.一种形成MOSFET半导体器件的方法，包括：
提供绝缘体上硅衬底，所述绝缘体上硅衬底包括埋置氧化物层、覆盖在埋置氧化物层上面的薄硅层和覆盖在薄硅层上面的CVD金刚石抛光停止层；
形成绝缘沟槽，其包围和限定MOSFET器件的有源区域，所述绝缘沟槽向下延伸通过硬抛光停止层和薄硅层到达埋置氧化物层；
通过镶嵌CVD氧化物沉积处理填充绝缘沟槽；
使用氧等离子体刻蚀处理选择地刻蚀掉抛光停止层，从而暴露出薄硅层的源/漏区域，留下位于薄硅层沟道区域上面的牺牲伪栅结构；
使用离子注入处理掺杂薄硅层暴露出的源/漏区域，从而形成源/漏结；
沿着绝缘沟槽的绝缘材料的垂直侧壁和伪栅结构的垂直侧壁形成包围该源/漏区域的侧壁隔离物；
通过采用镶嵌处理形成抬升的源/漏结，从而将源漏结抬升到齐平抛光停止层顶表面的程度，随后用受控的刻蚀处理使抬升的源漏结凹陷；
采用硅化处理在抬升的源/漏结顶部形成硅化物；
在源/漏硅化物导体上形成保护帽；
使用选择性氧等离子体刻蚀处理除去牺牲伪栅，从而形成栅开口；
对薄硅层的沟道区域进行离子注入从而形成沟道；
在栅开口内形成薄栅电介质；
在位于栅电介质上面的栅开口中形成栅导体，并进行平面化从而使栅导体的顶表面、侧壁隔离物的顶部以及浅沟槽隔离的顶表面共面；
形成第一和第二级金属互连层，并通过导电接柱使源/漏硅化物导体和栅导体与互连层中相应的金属导体相连。
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