CN1645577A - FinFET的制作方法以及至少包含一个FinFET的集成电路 - Google Patents

FinFET的制作方法以及至少包含一个FinFET的集成电路 Download PDF

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Abstract

借助于在半导体晶片中确定一组鳍；在鳍上淀积栅材料；确定其厚度足以承受稍后的各个腐蚀步骤的栅硬掩模；腐蚀硬掩模外面的栅材料以便形成栅；在栅和鳍上淀积绝缘体共形层；各向异性地腐蚀绝缘体直至鳍上的绝缘体被向下清除到衬底，硬掩模具有的厚度使部分硬掩模保留在栅上方和栅侧壁上；以及在栅被硬掩模保护的情况下在暴露的鳍中形成源区和漏区，制造了自对准的FinFET。

Description

FinFET的制作方法以及 至少包含一个FinFET的集成电路
技术领域
本发明的领域是制作称为“FinFET”的场效应晶体管，此场效应晶体管在水平排列的源区与漏区之间具有垂直于半导体衬底延伸的本体。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)技术是现今使用的主流电子器件技术。通常借助于减小器件的尺寸，导致器件速度的提高，而在各代器件之间获得了性能的提高。这通常称为器件“按比例缩小”。
超大规模集成(ULSI)电路通常包括多个晶体管，例如百万甚至几百万个晶体管来执行电子元件的各种功能。这些晶体管通常是互补金属氧化物半导体场效应晶体管(CMOSFETs)，它们包括排列在源区与漏区之间的栅导体。此栅导体被提供在薄的栅氧化物材料上。通常，栅导体可以是金属、多晶硅、或多晶硅/锗(SixGe1-x)材料，它控制着漏和源之间的沟道区中的电荷载流子，以便开通和关断晶体管。这些晶体管可以是N沟道MOSFET或P沟道MOSFET。
在体半导体型器件中，诸如MOSFET之类的晶体管被制作在体衬底的顶部表面上。衬底被掺杂以形成源区和漏区，而导电层被提供在源区与漏区之间。此导电层用作晶体管的栅；此栅控制源区与漏区之间的沟道中的电流。随着晶体管变小，为了获得优异的短沟道性能，晶体管的本体厚度(即反型沟道下方耗尽层的厚度)必须按比例缩小。
当MOSFET被按比例缩小到沟道长度小于100nm时，常规的MOSFET遭遇到一些问题。确切地说，MOSFET源与漏之间的相互作用使栅控制器件开通或关断的能力下降。此问题被称为“短沟道效应”。
与直接被制作在硅衬底上，因而在有源区下方具有硅的常规“体”MOSFET不同，绝缘体上硅(SOI)MOSFET被制作成在器件有源区下方具有绝缘体(通常是但不局限于二氧化硅)。
常规SOI型器件包括绝缘衬底，此绝缘衬底固定到包含相似于描述为体半导体型器件MOSFET的晶体管的薄膜半导体衬底。此绝缘衬底通常包括在下方半导体基底层上的埋置绝缘层。由于半导体衬底的薄膜本性以及埋置绝缘层的绝缘性质，故绝缘衬底上的晶体管具有优异的性能特性。在完全耗尽(FD)的MOSFET中，本体厚度是如此之小，以致于耗尽区具有有限的垂直延伸，从而消除了耦合线效应并降低了热载流子退化。SOI器件的优异性能表现在优异的短沟道性能(亦即在小尺寸晶体管中抗工艺变化的能力)、近乎理想的阈值电压变动(亦即由于关态电流泄漏小而表现良好)、以及饱和电流大等方面。SOI由于减小了MOSFET的源与漏之间通过沟道下方区域的不希望有的耦合，因而是有利的。借助于确保MOSFET沟道区中所有的硅能够被栅反型或耗尽(称为完全耗尽的SOI MOSFET)，通常可以做到这一点。但随着器件尺寸被按比例减小，由于源与漏之间的距离减小，它们与沟道的相互作用越来越大，降低了栅的控制并增强了短沟道效应(SCE)，故要做到这一点就变得越来越困难。
双栅MOSFET结构由于在器件中安置了第二栅，使沟道二侧上都有栅，因而是有前景的。这使栅能够从二侧来控制沟道，降低了SCE。此外，当用二个栅将器件开通时，形成了二个导电(“反型”)层，使更大的电流能够流动。双栅概念的一个延伸是“围绕栅”或“环绕栅”概念，其中，栅被安置成完全或几乎完全围绕沟道，提供了更好的栅控制。
在双栅场效应晶体管(FinFET)中，器件的沟道包含位于绝缘层(例如二氧化硅)上的薄的硅鳍，以栅与鳍的侧面相接触。反型层于是被形成在沟道各侧上，其沟道膜薄得足以使二个栅控制整个沟道膜并限制沟道电导率被源和漏调制。
沟道鳍上的双栅有效地抑制了SCE并提高了驱动电流。而且，由于鳍很薄，故不要求对鳍进行掺杂来抑制SCE，并且不掺杂的硅能够被用作器件沟道，从而降低了杂质散射造成的迁移率退化。而且，借助于利用硅锗合金或难熔金属或其诸如氮化钛之类的化合物来调整栅的功函数，可以控制器件的阈值电压。
通常，为了提高集成电路上的元件密度，希望制造更小的晶体管。还希望减小诸如通道、导电线条、电容器、电阻器、隔离结构、接触、互连之类的集成电路结构的尺寸。例如，制造栅长度减小了的(栅导体的宽度减小了的)晶体管，能够具有明显的好处。宽度减小了的栅导体能够被更紧密地制作在一起，从而提高IC上的晶体管密度。而且，宽度减小了的栅导体使得能够设计更小的晶体管，从而提高速度并降低晶体管的功率要求。
迄今，光刻设备被用来制作集成电路上的晶体管和其它结构。例如，光刻设备能够被用来确定栅导体、有源线导电线条、通道、掺杂区、以及与集成电路相关的其它结构。最常规的光刻制造工艺仅仅能够确定尺度为100nm或以上的结构或区域。
在一种常规光刻制造工艺中，光抗蚀剂掩模被涂敷在衬底上或衬底上的层上。借助于通过覆盖的掩模提供诸如紫外光之类的电磁辐照，光抗蚀剂掩模被光刻图形化。暴露于电磁辐照的光抗蚀剂掩模部分起反应(例如被固化)。未被固化的光抗蚀剂掩模部分则被清除，从而将覆盖的图形转移到光抗蚀剂掩模。图形化的光抗蚀剂掩模被用来腐蚀其它的掩模层或结构。被腐蚀了的掩模层和结构又能够被用来确定掺杂区、其它结构、通道、线条等。
当集成电路上的结构或特征的尺度达到100nm或50nm以下的水平时，光刻技术无法精确和准确地确定特征。例如，如上所述，与晶体管相关的栅导体宽度(栅长度)或与SOI晶体管相关的有源线的宽度的减小，具有非常有利的效应。进一步的晶体管设计可以要求有源线具有小于50nm的宽度。
双栅SOI MOSFET由于其与大驱动电流和高的对短沟道效应的抗扰度相关的优点而已经受到高度注意。双栅MOSFET由于栅用一个以上的层围绕着有源区而能够提高驱动电流(例如，栅的有效总宽度由于双栅结构而被增大)。但图形化变窄，要使有源区密集则遇到困难。如上面关于栅导体所述，当结构或特征具有小于100nm或50nm的尺度时，常规光刻设备无法准确和精确地确定有源区。
于是，需要一种包括更小和更紧密排列的有源区或有源线的集成电路或电子器件。而且，还需要一种不采用常规光刻技术来确定有源区或有源线的ULSI电路。还需要一种非光刻方法来确定至少具有一个小于100nm和小于50nm(例如20-50nm)的形貌尺度的有源区或有源线。还需要一种具有晶体管的SOI集成电路，这些晶体管具有与宽度约为20-50nm的有源线相关的多侧栅导体。
发明内容
本发明的目的是一种制造FinFET晶体管结构的工艺，其中，源和漏被自对准于栅。
本发明的特点在于，在制作源接触和漏接触之前形成栅，并用介质材料包封栅。
本发明的另一特点在于，与现有技术相比，自对准提供了更好的叉指电容和外部电阻控制。
本发明的另一特点在于，栅被淀积在形成于满铺介质中的窗口中。
本发明的另一特点在于，栅被完全硅化。
附图说明
图1-11示出了本发明工艺的各个步骤。
图12-16示出了可选的栅硅化工艺的各个步骤。
具体实施方式
图1A和1B示出了将成为FinFET各个鳍的一组鳍30的剖面。如此处所使用的那样。术语“组”意味着一个或更多个；亦即，FinFET可以具有一个或更多个鳍。图1C示出了图1A和1B剖面的位置。在此例子中，所示的4个鳍将受公共栅的控制。本技术领域的熟练人员可以理解的是，若有需要，则分隔的栅可以被形成来控制一个或更多个鳍。此图示出了本技术领域熟练人员众所周知的制作FinFET的硅鳍的各个常规预备步骤的结果。
硅或绝缘体上硅(SOI)中的窄的鳍结构能够用不同的方法制造，例如用光刻方法随之以不同的修剪技术(抗蚀剂修剪、硬掩模修剪、氧化修剪)。这些工艺都基于由等离子体腐蚀或湿法腐蚀引起的或由利用氧化、电子束光刻、或侧壁图象转移工艺产生的鳍材料消耗引起的掩模宽度减小。
在所示的这一例子中，侧壁图象转移工艺被用作在SOI中组构窄鳍的方法。图1示出了本体晶片10，它具有埋置氧化物(BOX)20和70nm的SOI层30(SOI的可能范围约为10-200nm，但不局限于此范围)。层30的表面已经被氧化形成300埃的热氧化物32(优选范围是50-500埃)。或者，也可以用任何种类的CVD工艺来淀积氧化物。
下列讨论说明了本技术领域熟练人员众所周知的制造图1所示结构的常规方法。也可以采用其它的方法。为了免去不必要的细节，图中未示出这些初始步骤。一开始，1500埃(优选范围是500-3000埃)的非晶硅由CVD或溅射工艺被淀积在将形成为鳍的晶片表面上(鳍层30顶部上的氧化物层32)，随之以淀积500埃(优选范围是100-2000埃)的CVD氧化物作为硬掩模。光刻和RIE腐蚀工艺被用来组构氧化物硬掩模和非晶硅层，停止于SOI顶部上的氧化物层32上。然后，用CVD工艺共形淀积200埃(优选范围是50-500埃)的氮化物层(未示出)，随之以RIE工艺以便在非晶硅侧面上形SiN间隔。
然后，用等离子体腐蚀或湿法腐蚀方法清除非晶硅，留下氮化物间隔结构。这些间隔结构被用作硬掩模来组构下方的氧化物32，并随后可以用氧化物和硅的选择性等离子体腐蚀或湿法腐蚀(例如热磷酸)方法清除。被组构的氧化物32则被用作硬掩模来腐蚀SOI层中的硅鳍30。接着，热生长牺牲氧化物，以便从硅鳍表面清除RIE损伤并用作此时能够进行的鳍本体掺杂注入的屏蔽氧化物。鳍本体掺杂注入不是制作FinFET器件所必须的，但对于设定FinFET的Vt来说是有用的。
用湿法腐蚀方法清除牺牲氧化物，随之以预清洗以及用热氧化或CVD淀积工艺的栅氧化物加工。在受让于其受让人的此处列为参考的案号为YOR920030433US1的在案申请中，示出了上述工艺的具体例子，本描述为简单起见而从略。
图1示出了这些预备步骤的结果。图1C示出了样品结构的俯视图，分别指出了图1A和1B所示的剖面1A和1B。为便于解释，图1C的顶部被称为北，其它方向与之对应。于是，图1A是从北看取自鳍北端的剖面。图1C的中部将是根据本发明构成的自对准栅的位置。
现在参照图2，用CVD工艺淀积1500埃的多晶硅层40(优选范围是500-3000埃，依赖于鳍的总高度)，然后用CMP或整平涂敷/回腐蚀工艺进行整平，以便改善工艺中稍后的栅光刻步骤的工艺窗口。在用来调整NFET和PFET的栅功函数的可选多晶预掺杂之后，进行1200埃氮化物45的低温CVD淀积，形成保护帽。
如下面所述，由层45形成的硬掩模的总高度必须大于硅鳍30的高度加上鳍上氧化物32加上工艺容差。在氮化物淀积之前，可以淀积一个可选的氧化物层42(优选范围是20-500埃)来用作氮化物与多晶硅之间的应力缓冲层。
用光刻(图2D中示为PC的区域)、电子束光刻或侧壁图象转移工艺、以及RIE来组构氮化物45，以便形成将确定自对准栅的东-西延伸的多晶结构。利用此结构作为氮化物硬掩模，多晶40被RIE向下腐蚀到BOX 20以确定栅，留下鳍30竖立暴露在S/D区域。此光刻步骤的结果在于，图2A示出了与图1A相同的视图，而图2B示出了被氮化物硬掩模覆盖的多晶结构。图2C示出了沿多晶结构从东看的视图。鳍30在此视图中水平延伸，而栅垂直于纸面延伸，剖切平面位于多晶结构内和鳍外面。若希望栅宽度小于光刻限度，则可以利用抗蚀剂修剪技术或利用氮化物湿法腐蚀或干法腐蚀工艺来完成多晶硅顶部上的氮化物硬掩模的修剪。
本技术领域熟练人员众所周知，形成多晶栅40之后的各个步骤是对30埃的栅侧壁进行氧化(优选范围是0-100埃)、淀积50埃的CVD氧化物衬里(优选范围是0-500埃)、以及各种注入以进行常规的晕圈和延伸注入。然后，如图3所示，淀积厚度为500埃(优选范围是50-1000埃)的包封CVD氮化物层50。(所用的标注是0表示该层可以省略)。此氮化物在栅40的垂直边沿上具有厚度，此厚度为了折中叉指电容/外部电阻以及使源/漏注入剂从栅偏离以便在稍后的热处理过程中调整源/漏掺杂剂的扩散而优化。如图3A所示，依赖于各个鳍之间的距离，此氮化物可以完全填充各个鳍之间的空间。在图3以及下面各图中，图n-A和n-B分别具有与图1A和1B相同的取向。
由于此氮化物的厚度10倍于栅侧壁氧化物和氧化物衬里的厚度，故用层50示意地示出了此3个层，以便避免混淆图中的多个衬里。图3B示出层50位于层45上。图3C示出层50覆盖着氮化物45的顶部和侧壁以及鳍30的顶部和侧壁，在鳍的整个高度上沿着鳍30从北到南延伸。
然后淀积CVD氧化物60，将整个结构覆盖，并用CMP或任何其它整平技术进行整平，最好停止于栅氮化物帽45顶部上的氮化物层50上。此帽是从多晶硅栅顶部上的氮化物硬掩模留下的氮化物。结果示于图4中，在图4A中，氧化物60覆盖着氮化物50，在图4C中，氧化物60延伸直到氮化物帽的顶部，在图4C中，氧化物60填充直至氮化物50顶部水平的区域。由于氧化物60被向下一直清除到氮化物50的顶部，故图4B与图3B相同。
图5示出了光刻工艺的结果，此光刻工艺组构了形成源/漏的区域，随之以停止于底部氮化物50上的相对于氮化物的各向异性选择性氧化物腐蚀。图5D示出了此例子中在其达到确定栅和代表栅结构的矩形61的光刻矩形极限之前结束的覆盖鳍的矩形63。图5A示出了北端处的鳍，其中，在氧化物填充物的留下部分之间存在着窗口62。图5C示出了相同窗口部分，在图5A和5C中都停止于氮化物50上。由于窗口不如此剖面中的视图那样宽，且在图5B中氧化物已经被整平到氮化物50的顶部，故图5B未被改变。
氧化物60的目的是如在随后步骤中的NFETs那样用氧化物保护腐蚀确定的彼此隔离的源/漏区。如在后面布线中所做的那样，此氧化物可以相似于淀积和组构来组成接触的氧化物。
在图6中，图3中淀积的氮化物层50相对于氧化物被各向异性选择性腐蚀，以便从顶部清除材料而在栅40的二侧形成间隔(图6C)。此腐蚀被继续，使氮化物间隔被过腐蚀成足以净化鳍的侧壁(图6A)，显现出被暴露的鳍的硅30。多晶栅40顶部上的氮化物帽45需要具有足以承受此过腐蚀的厚度，致使图6B显示留下的氮化物帽45。
此时可以淀积可选的第二间隔材料，例如CVD氧化物(优选范围是50-1000埃)。可以用对氮化物和硅有选择性的RIE方法来形成此氧化物间隔，并可以用光刻定区以及不需要的区域中的等离子体或湿法腐蚀方法来清除间隔。也可以在氮化物间隔被腐蚀之前来形成第二间隔，得到下列顺序：在氮化物顶部上淀积氧化物，腐蚀氧化物间隔和选择性清除区域，腐蚀氮化物间隔。括号52示意地表示额外氧化物间隔的额外宽度。
若选择可选的氧化物，则间隔有2层：氮化物和氧化物。图6C示出了沿东到西延伸将栅40分隔于源/漏接触的间隔50。
第二间隔可以被用来调整NFET中的砷和PFET中的硼的不同的扩散率。由于硼扩散得更快，故PFET中源/漏从栅的偏离必须更大。因此，在PFET结构上淀积第二间隔，以便提供所需的额外间距。
若不采用可选的氧化物间隔，则此时可以清除鳍硅顶部上的氧化物32。这是一个可选项，不是必须的步骤。图7A和7C示出了氧化物32的清除以及由于氧化物腐蚀而切入到BOX中的窗口。无需保护BOX免于此窗口，因为它不影响FinFET的工作。氧化物32由于被多晶40覆盖而留在图7B中。
图8示出了自对准源/漏形成的开始阶段。存在着几种不同的选择来形成晶体管的源/漏元件：
1.淀积不掺杂的CVD多晶硅，并对其进行整平，此整平停止于氧化物上。
2.生长选择性外延硅，并将其整平到同一个水平。
3.在各个鳍之间生长外延硅(依赖于鳍到鳍的距离，优选范围是50-500埃)，在生长的硅上进行硅化，淀积接触衬里(例如TiN)，然后用金属(例如CVD钨)进行填充，以及整平。也可以用硅-锗来代替硅。最后的选择(金属填充)由于具有低的外部电阻，故对于器件性能是最好的。第一选择(多晶硅填充)是最廉价的。也可以分别处理NFET和PFET的源/漏区，这提供了利用原位掺杂工艺进行多晶淀积和选择性外延的选择，意味着NFET的n掺杂硅和PFET的p掺杂硅。在此情况下，也可以利用从硅的固相外扩散方法来形成各个延伸。
图8A示出了填充窗口的S/D材料70的形成。图8B示出了反映氧化物60高度的较薄的层。图8C示出了覆盖(被氮化物衬里包封的)栅40的S/D材料。
图9示出了用等离子体腐蚀或湿法腐蚀方法使先前步骤中淀积的源/漏材料70凹陷到仍然覆盖鳍30顶部的高度所得到的结果。此凹陷的目的是借助于清除对外部电阻的减小没有贡献的区域中的S/D材料而降低源/漏电容。理想的凹陷应该停止于鳍的顶部上。
图9A示出了凹陷多晶的整体，它为安置到S/D的接触提供了大的表面。图9C示出了被间隔50分隔于S/D的栅。图9B示出了作为顶部层的留下的氮化物45部分。
在图10中，栅顶部上的氮化物帽45被各向异性RIE腐蚀清除，暴露出多晶栅40的顶部表面。
在图11中，源和漏区以及栅分别被对于NFET和PFET的离子注入剂掺杂，随之以硅化工艺(Ni，Co，Y)，在S/D区上以及栅40的顶部上形成硅化物。此时，可以继续进行标准的集成电路制造工艺，以CVD氧化物淀积开始，并形成接触和金属布线。
下列材料描述了提供完全硅化的栅工艺结合到自对准源/漏工艺流程中的实施方案。
在先前的硅化步骤之后，淀积100埃的共形CVD氮化物膜82(优选范围是50-500埃)，将FinFET和氧化物60覆盖，见图12。
然后，在氮化物82的顶部上淀积CVD氧化物92。此氧化物膜比栅与源/漏区之间的高度差更厚。用CMP或任何其它的整平技术将此氧化物整平到氧化物60和氮化物82的高度，见图13。
氧化物92顶部上的氮化物82的暴露部分被剥离(例如用热磷酸)，然后用对氮化物具有选择性的等离子体回腐蚀或湿法腐蚀方法，使氧化物92凹陷，致使栅的上部氧化物被清除。
其它的工艺选项可以是进行对氮化物具有选择性的氧化物CMP，停止于栅氮化物帽上(图14)。
在图15中，借助于沿氮化物50形成的栅侧壁一直向下延伸到BOX 20的等离子体腐蚀或湿法腐蚀，氮化物帽被清除，留下在图15C中可见的狭窄窗口41。
在图16中，最好用Ni，在鳍以及S/D被CVD氧化物92保护的情况下，将栅垂直向下延伸到BOX 20完全硅化。Co是用于硅化的一种可选的选择。在这种栅完全硅化的情况下，为了将整个栅多晶转变成硅化物，额外的Ni淀积和退火是必须的。
然后，如上所述，工艺可选地继续进行标准的集成电路制作工艺以及电路其它部分的后部工艺。
本技术领域熟练人员可以理解的是，各种淀积和腐蚀步骤是常规的。不一定要采用硅，也可以采用任何其它的半导体。可以利用容易腐蚀的材料与抗腐蚀的材料的不同组合。若设计者选择，则常规的平面FET可以被包括在电路中。
虽然就单个优选实施方案而言已经描述了本发明，但本技术领域熟练人员可以理解的是，本发明能够在下列权利要求的构思与范围内以各种各样的版本加以实施。

Claims (23)

1.一种制作FinFET的方法，它包含下列步骤：
在衬底上形成一组至少一个半导体鳍；
在所述鳍组上形成栅绝缘体；
在所述鳍组上淀积栅材料层；
在所述栅材料层上形成硬掩模，它垂直于所述鳍组延伸且具有硬掩模厚度；
将所述硬掩模外面的所述栅材料向下腐蚀到所述衬底，从而形成栅，此栅与所述鳍组相交并在所述栅下方的所述鳍中确定本体区域；
淀积包围所述栅的绝缘体共形层；
对所述共形层执行各向异性腐蚀，从而在所述栅仍然被所述绝缘体共形层覆盖的情况下，暴露所述鳍组；以及
在所述鳍中形成由所述绝缘体共形层从所述栅隔开的源区和漏区。
2.根据权利要求1的方法，还包含下列步骤：
在所述共形层的所述各向异性腐蚀之后，在一组至少二个鳍上淀积源/漏材料，从而形成与所述至少二个鳍的侧面的接触，并形成具有至少二个鳍的FinFET。
3.根据权利要求2的方法，还包含下列步骤：
将所述源/漏材料基本上凹陷到所述鳍组的高度；以及
在所述源/漏材料的顶部表面上形成源/漏接触。
4.根据权利要求2的方法，其中，所述鳍和所述栅由硅形成，且还包含下列步骤：
暴露所述鳍中和所述栅上部中的硅；以及
对所述暴露的硅执行硅化步骤。
5.根据权利要求2的方法，还包含下列步骤：
在FinFET组位置上淀积阻挡材料，并在第一极性FinFET的亚组位置上开窗口；
在第一极性FinFET的所述位置中的栅上淀积第二共形绝缘层，所述第二层具有与所述第一层组合的分隔厚度，致使所述第一极性FinFET的源和漏中的掺杂剂材料从所述栅隔开。
6.根据权利要求2的方法，其中，
所述硬掩模的厚度使当借助于将所述绝缘体共形层向下清除到所述衬底而暴露所述鳍时，留下的所述硬掩模层在所述各向异性腐蚀之后保留在所述栅上。
7.根据权利要求1的方法，其中，所述鳍和所述栅由硅形成，且还包含下列步骤：
暴露所述鳍中和所述栅上部中的硅；以及
对所述暴露的硅执行硅化步骤。
8.根据权利要求1的方法，还包含下列步骤：
在FinFET位置上淀积阻挡材料，并在第一极性FinFET位置上开窗口；
在第一极性FinFET的所述位置中的栅上淀积第二共形绝缘层，所述第二层具有与所述第一层组合的分隔厚度，致使所述第一极性FinFET的源和漏中的掺杂剂材料从所述栅隔开。
9.根据权利要求8的方法，还包含下列步骤：
在所述共形层的各向异性腐蚀之后，在至少二个鳍的组上淀积源/漏材料，从而与所述至少二个鳍的侧面形成接触，并形成具有至少二个鳍的FinFET。
10.根据权利要求9的方法，其中，
所述硬掩模的厚度使当借助于将所述绝缘体共形层向下清除到所述衬底而暴露所述鳍时，留下的所述硬掩模层在所述各向异性腐蚀之后保留在所述栅上。
11.根据权利要求9的方法，其中，所述鳍、所述S/D材料、以及所述栅由硅形成，且还包含下列步骤：
暴露所述鳍和S/D材料中以及所述栅上部中的硅；以及
对所述暴露的硅执行硅化步骤。
12.根据权利要求11的方法，还包含下列步骤：
在所述硅化步骤之后，清除所述栅上的所述共形层，从而在所述栅与所述S/D材料之间形成具有垂直的暴露硅栅表面的窗口；以及
在所述暴露的栅表面上执行硅化步骤。
13.根据权利要求1的方法，其中，
所述硬掩模的厚度使当借助于将所述共形绝缘层向下清除到所述衬底而暴露所述鳍时，留下的所述硬掩模层在所述各向异性腐蚀之后保留在所述栅上。
14.根据权利要求13的方法，其中，
所述硬掩模的厚度使当借助于将所述共形绝缘层向下清除到所述衬底而暴露所述鳍时，留下的所述硬掩模层在所述各向异性腐蚀之后保留在所述栅上。
15.根据权利要求13的方法，其中，所述鳍、所述S/D材料、以及所述栅由硅形成，且还包含下列步骤：
暴露所述鳍和S/D材料中以及所述栅上部中的硅；以及
对所述暴露的硅执行硅化步骤。
16.根据权利要求15的方法，还包含下列步骤：
在所述硅化步骤之后，清除所述栅上的所述共形层，从而在所述栅与所述S/D材料之间形成具有垂直的暴露硅栅表面的窗口；以及
在所述暴露的栅表面上执行硅化步骤。
17.根据权利要求2的方法，其中，所述鳍、所述S/D材料、以及所述栅由硅形成，且还包含下列步骤：
暴露所述鳍和S/D材料中以及所述栅上部中的硅；以及
对所述暴露的硅执行硅化步骤。
18.根据权利要求17的方法，还包含下列步骤：
在所述硅化步骤之后，清除所述栅上的所述共形层，从而在所述栅与所述S/D材料之间形成具有垂直的暴露硅栅表面的窗口；以及
在所述暴露的栅表面上执行硅化步骤。
19.一种包含至少一个FinFET的集成电路，它包含：
衬底上的一组至少一个半导体鳍；
所述鳍组具有将其本体区从借助于将硬掩模外面的设置在所述鳍组上的栅材料层腐蚀到所述衬底而形成的自对准栅隔开的栅绝缘体，从而形成与所述鳍组相交的栅并在所述栅下方的所述鳍中确定所述本体区；
绝缘体的分隔层，它包围所述栅并由共形层的各向异性腐蚀而形成，此腐蚀在所述栅仍然被所述绝缘体共形层覆盖的情况下暴露所述鳍组；以及
所述鳍中自对准于所述栅且由所述绝缘体共形层从所述栅隔开的源区和漏区。
20.根据权利要求19的集成电路，其中，所述鳍组包含至少二个具有源部分和漏部分的鳍，源部分和漏部分中的至少一个与其垂直侧面上的S/D材料电连接。
21.根据权利要求20的集成电路，其中，所述S/D材料被凹陷到低于所述栅的顶部且高于所述鳍的顶部。
22.根据权利要求21的集成电路，其中，所述S/D材料是硅，且其部分是硅化物。
23.根据权利要求19的集成电路，其中，第一亚组N型FinFET具有第一厚度的所述分隔层，而第二亚组P型FinFET具有第二厚度的分隔层，所述第二厚度大于所述第一厚度。
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