CN109148607A - 半导体装置、mos电容器及其制造方法 - Google Patents

半导体装置、mos电容器及其制造方法 Download PDF

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Abstract

本申请公开了一种半导体装置、MOS电容器及其制造方法，涉及半导体技术领域。该装置的制造方法包括：提供衬底结构，包括：在衬底上间隔开的第一和第二鳍片；在第一鳍片上的第一伪栅结构，包括第一伪栅电介质层及其上的第一伪栅；在第二鳍片上的第二伪栅结构，包括第二伪栅电介质层及其上的第二伪栅；以及在第一和第二伪栅结构周围的层间电介质层，其上表面与第一和第二伪栅的上表面基本齐平；去除第一伪栅的一部分以形成第一凹槽，并且去除第二伪栅结构以形成第二凹槽，第一伪栅的剩余部分的上表面高于第一鳍片的顶部的第一伪栅电介质层的上表面；以及在第一凹槽中形成第一金属栅极堆叠结构，并且在第二凹槽中形成第二金属栅极堆叠结构。

Description

半导体装置、MOS电容器及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体装置、MOS(金属-氧化物-半导体)电容器及其制造方法。
背景技术
后栅极(gate-last)高k(电介质常数)金属栅极工艺已经成为当前鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)工艺流程的标准工艺。
在后栅极工艺中，首先形成伪栅电介质层和伪栅，然后形成源区和漏区，之后用高k电介质层和金属栅极替代伪栅电介质层和伪栅。
发明内容
本申请的一个目的在于提出一种适于FinFET工艺的MOS电容器及其制造方法。
根据本申请的一方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：在衬底上间隔开的第一鳍片和第二鳍片；在所述第一鳍片上的第一伪栅结构，包括在所述第一鳍片上的第一伪栅电介质层和在所述第一伪栅电介质层上的第一伪栅；在所述第二鳍片上与所述第一伪栅结构间隔开的第二伪栅结构，包括在所述第二鳍片上的第二伪栅电介质层和在所述第二伪栅电介质层上的第二伪栅；以及在所述第一伪栅结构和所述第二伪栅结构周围的层间电介质层，所述层间电介质层的上表面与所述第一伪栅和所述第二伪栅的上表面基本齐平；去除所述第一伪栅的一部分以形成第一凹槽，并且去除所述第二伪栅结构以形成第二凹槽，所述第一伪栅的剩余部分的上表面高于所述第一鳍片的顶部的第一伪栅电介质层的上表面；以及在所述第一凹槽中形成第一金属栅极堆叠结构，并且在所述第二凹槽中形成第二金属栅极堆叠结构。
在一个实施例中，所述去除所述第一伪栅的一部分以形成第一凹槽，并且去除所述第二伪栅结构以形成第二凹槽包括：执行第一刻蚀，所述第一刻蚀使得所述第一伪栅的一部分被去除以形成所述第一凹槽，并且使得所述第二伪栅的一部分被去除以形成第三凹槽；执行第二刻蚀，所述第二刻蚀使得所述第二伪栅的剩余部分被去除以形成第四沟槽；以及执行第三刻蚀，所述第三刻蚀使得所述第二伪栅电介质层被去除，从而形成所述第二凹槽。
在一个实施例中，所述执行第二刻蚀包括：在所述第一凹槽的底部和侧壁上形成掩模层；以及以所述掩模层为掩模执行所述第二刻蚀。
在一个实施例中，所述方法还包括：在形成所述掩模层之后，在所述第一凹槽的侧壁上的掩模层上形成间隔物层。
在一个实施例中，所述第三刻蚀还使得所述第一凹槽的底部上的掩模层被去除。
在一个实施例中，所述掩模层的材料包括氧化物；所述间隔物层的材料包括氮化物。
在一个实施例中，所述第一伪栅的剩余部分包括第一部分和第二部分，所述第一部分的上表面与所述层间电介质层的上表面基本齐平，所述第二部分的上表面为所述第一凹槽的底部。
在一个实施例中，所述方法还包括：形成延伸到所述第一部分的接触件。
在一个实施例中，所述方法还包括：在所述第一凹槽中形成第一金属栅极堆叠结构之前，对所述第一凹槽底部下的所述第一伪栅的剩余部分进行掺杂。
在一个实施例中，所述第一金属栅极堆叠结构包括：第一界面层，在所述第一凹槽的底部上；第一栅极电介质层，在所述第一界面层和所述第一凹槽的侧壁上；以及第一金属栅极，在所述第一栅极电介质层上。
在一个实施例中，所述第二金属栅极堆叠结构包括：第二界面层，在所述第二鳍片的表面上；第二栅极电介质层，在所述第二界面层、所述第二凹槽的底部和侧壁上；以及第二金属栅极，在所述第二栅极电介质层上。
根据本申请的另一方面，提供了一种MOS电容器的制造方法，包括：提供衬底结构，所述衬底结构包括：在衬底上的鳍片；在所述鳍片上的伪栅结构，包括在所述鳍片上的伪栅电介质层和在所述伪栅电介质层上的伪栅；以及在所述伪栅结构周围的层间电介质层，所述层间电介质层的上表面与所述伪栅的上表面基本齐平；去除所述伪栅的一部分以形成凹槽，所述伪栅的剩余部分的上表面高于所述鳍片的顶部的伪栅电介质层的上表面；以及在所述凹槽中形成金属栅极堆叠结构。
在一个实施例中，所述伪栅的剩余部分包括第一部分和第二部分，所述第一部分的上表面与所述层间电介质层的上表面基本齐平，所述第二部分的上表面为所述凹槽的底部。
在一个实施例中，所述方法还包括：形成延伸到所述第一部分的接触件。
在一个实施例中，所述方法还包括：在所述凹槽中形成金属栅极堆叠结构之前，在所述凹槽的侧壁上形成间隔物层。
在一个实施例中，所述方法还包括：在所述凹槽中形成金属栅极堆叠结构之前，对所述凹槽底部下的所述伪栅的剩余部分进行掺杂。
在一个实施例中，所述金属栅极堆叠结构包括：界面层，在所述凹槽的底部上；栅极电介质层，在所述界面层和所述凹槽的侧壁上；以及金属栅极，在所述栅极电介质层上。
根据本申请的又一方面，提供了一种MOS电容器，包括：在衬底上的第一鳍片；第一伪栅结构，在所述第一鳍片上，包括：在所述第一鳍片上的第一伪栅电介质层以及在所述第一伪栅电介质层上的第一伪栅；层间电介质层，在所述第一伪栅结构周围，具有露出所述第一伪栅的第一凹槽；以及第一金属栅极堆叠结构，在所述第一凹槽中。
在一个实施例中，所述第一伪栅包括：第一部分，上表面与所述层间电介质层的上表面基本齐平；以及第二部分，上表面为所述第一凹槽的底部。
在一个实施例中，所述MOS电容器还包括：延伸到所述第一部分的接触件。
在一个实施例中，所述第一金属栅极堆叠结构包括：第一界面层，在所述第一凹槽的底部上；第一栅极电介质层，在所述第一界面层和所述第一凹槽的侧壁上；以及第一金属栅极，在所述第一栅极电介质层上。
在一个实施例中，所述MOS电容器还包括：间隔物层，在所述第一凹槽的侧壁与所述第一栅极电介质层之间。
根据本申请的再一方面，提供了一种半导体装置，包括：上述任意一个实施例所述的MOS电容器。
在一个实施例中，所述装置还包括：在所述衬底上与所述第一鳍片间隔开的第二鳍片；所述层间电介质层还在所述第二鳍片周围，并且具有露出所述第二鳍片的第二凹槽；以及第二金属栅极堆叠结构，在所述第二凹槽中。
在一个实施例中，所述第二金属栅极堆叠结构包括：第二界面层，在所述第二鳍片的表面上；第二栅极电介质层，在所述第二界面层、所述第二凹槽的底部和侧壁上；以及第二金属栅极，在所述第二栅极电介质层上。
本申请实施例提出了一种适于FinFET工艺的MOS电容器的制造方法，在基于第二鳍片形成FinFET的工艺过程中保留了第一伪栅电介质层和第一伪栅的一部分，从而在形成FinFET的过程中形成了MOS电容器。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图；
图2-图11示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图；
图12是根据本申请一个实施例的MOS电容器的制造方法的简化流程图；
图13-图20示出了根据本申请一个实施例的MOS电容器的制造方法的各个阶段的示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图。图2-图11示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图。
下面结合图1、图2-图11对根据本申请一个实施例的半导体装置的制造方法进行详细说明。
如图1所示，首先，在步骤102，提供衬底结构。
下面结合图2-图4介绍一个形成衬底结构的具体实现方式。
如图2所示，形成在衬底201上的鳍片212和鳍片222。鳍片212可以被称为第一鳍片212，鳍片222可以被称为第二鳍片222。这里，第一鳍片212和第二鳍片222周围可以具有隔离区203。在一个实施例中，第一鳍片212可以为用于MOS电容器的鳍片，第二鳍片222可以为用于FinFET的鳍片。
衬底201例如可以是硅衬底、锗衬底等元素半导体衬底，或者可以是砷化镓等化合物半导体衬底等。第一鳍片212和第二鳍片222的材料可以是与衬底201的材料相同的半导体材料，也可以是与衬底201的材料不同的半导体材料。可以通过对衬底201进行刻蚀的方式来形成第一鳍片212和第二鳍片222，也可以通过在衬底201上外延的方式来形成第一鳍片212和第二鳍片222。
如图3所示，分别在第一鳍片212和第二鳍片222的表面上形成第一伪栅电介质层301和第二伪栅电介质层302，例如硅的氧化物层等。然后分别在第一伪栅电介质层301和第二伪栅电介质层302上形成第一伪栅303和第二伪栅304。第一伪栅303和第二伪栅304的材料例如可以是多晶硅等。
在一个实现方式中，可以先在形成第一伪栅电介质层301和第二伪栅电介质层302后的衬底结构上沉积伪栅材料(图中未示出)；然后在伪栅材料上形成图案化的硬掩模层305，例如氮化硅等；之后以硬掩模层305为掩模对伪栅材料进行刻蚀以形成第一伪栅303和第二伪栅304。
如图4所示，沉积层间电介质层401，以填充第一伪栅303和第二伪栅304周围的空间。然后，可以进行平坦化工艺(例如化学机械平坦化(CMP))以去除硬掩模层305，并使得层间电介质层401的上表面、第一伪栅303的上表面和第二伪栅304的上表面基本齐平，也即在工艺偏差范围内的齐平。
如此，形成了衬底结构。参见图4，衬底结构可以包括在衬底201上间隔开的第一鳍片212和第二鳍片222。这里，图4示意性地示出了两个第一鳍片212，然而，应理解，这并不用于限制本申请的范围。第一鳍片212和第二鳍片222的周围具有隔离区203，隔离区203的上表面低于第一鳍片212和第二鳍片222的上表面。
衬底结构还可以包括在第一鳍片212上的第一伪栅结构402和在第二鳍片上与第一伪栅结构402间隔开的第二伪栅结构403。第一伪栅结构402可以包括在第一鳍片212上的第一伪栅电介质层301和在第一伪栅电介质层301上的第一伪栅303。第二伪栅结构403可以包括在第二鳍片222上的第二伪栅电介质层302和在第二伪栅电介质层302上的第二伪栅304。
衬底结构还可以包括在第一伪栅结构402和第二伪栅结构403周围的层间电介质层401。层间电介质层401的上表面与第一伪栅303和第二伪栅304的上表面基本齐平。
在形成衬底结构后，可以进行口袋离子注入(pocket implant)、LDD(轻掺杂漏)离子注入、以及外延形成源区和漏区等工艺。由于这部分内容并非本申请关注的重点，故在此不再做详细介绍。
回到图1，在步骤104，去除第一伪栅的一部分以形成第一凹槽，并且去除第二伪栅结构以形成第二凹槽，第一伪栅的剩余部分的上表面高于第一鳍片的顶部的第一伪栅电介质层的上表面。
下面介绍步骤104的一个具体实现方式。
首先，执行第一刻蚀。第一刻蚀例如可以是干法刻蚀。
如图5所示，第一刻蚀可以使得第一伪栅303的一部分被去除以形成第一凹槽501。在一个实施例中，第一伪栅303的剩余部分包括左侧的第一部分和右侧的第二部分，第一部分的上表面与层间电介质层401的上表面基本齐平，第二部分的上表面为第一凹槽501的底部。这里的第一部分可以作为后续形成延伸到第一伪栅303的接触件的位置。
第一刻蚀还可以使得第二伪栅304的一部分被去除以形成第三凹槽502。
然后，执行第二刻蚀。第二刻蚀例如可以是湿法刻蚀。
如图6所示，可以在第一凹槽501的底部和侧壁上形成掩模层601，以保护第一伪栅303的剩余部分在后续刻蚀工艺中不被去除。优选地，在形成掩模层601之后，还可以在第一凹槽501的侧壁上的掩模层601上形成间隔物层602，以使得后续形成的金属栅极更好地与其它部件隔离。示例性地，掩模层601的材料可以是氧化物，例如硅的氧化物等，间隔物层602的材料可以是氮化物，例如硅的氮化物等。
如图7所示，以掩模层601为掩模执行第二刻蚀。第二刻蚀可以使得第二伪栅304的剩余部分被去除以形成第四沟槽701。
之后，执行第三刻蚀。
如图8所示，第三刻蚀可以使得第二伪栅电介质层302被去除，从而形成第二凹槽801。在一个实施例中，第三刻蚀还可以使得第一凹槽501的底部上的掩模层601被去除。
回到图1，在步骤106，在第一凹槽中形成第一金属栅极堆叠结构，并且在第二凹槽中形成第二金属栅极堆叠结构。
如图9所示，可以在第一凹槽501的底部上形成第一界面层911，并且可以在第二凹槽801中的第二鳍片222的表面上形成第二界面层912。例如，可以通过热氧化的方式形成氧化物层作为第一界面层911和第二界面层912。在形成第一界面层911后，可以在第一界面层911以及第一凹槽501的侧壁，也即间隔物层602(如果有的话)上形成第一栅极电介质层921，例如诸如二氧化铪等的高k电介质层。在形成第二界面层912后，可以在第二界面层912以及第二凹槽801的底部和侧壁上形成第二栅极电介质层922，例如诸如二氧化铪等的高k电介质层。可选地，在形成第一栅极电介质层921和第二栅极电介质层922之后还可以执行退火工艺。
如图10所示，在第一栅极电介质层921上形成第一金属栅极931，在第二栅极电介质层922上形成第二金属栅极932。例如，可以在图9所示结构上沉积金属栅极材料，例如钨等；然后，对沉积的金属栅极材料进行平坦化，例如CMP，从而形成第一金属栅极931和第二金属栅极932。
如此，形成了第一金属栅极结构901和第二金属栅极结构902。
第一金属栅极堆叠结构901可以包括在第一凹槽501的底部上第一界面层911、在第一界面层911和第一凹槽501的侧壁上的第一栅极电介质层921、以及在第一栅极电介质层921上的第一金属栅极931。在一个实施例中，第一金属栅极堆叠结构901还可以包括在第一栅极电介质层921与第一金属栅极931之间的阻挡层、功函数调节层等等。
第二金属栅极堆叠结构902可以包括在第二鳍片222的表面上第二界面层912、在第二界面层912以及第二凹槽801的底部和侧壁上的第二栅极电介质层922、以及在第二栅极电介质层922上的第二金属栅极932。在一个实施例中，第二金属栅极堆叠结构902还可以包括在第二栅极电介质层922与第一金属栅极932之间的阻挡层、功函数调节层等等。
优选地，在第一凹槽501中形成第一金属栅极堆叠结构901之前，还可以对第一凹槽501底部下的第一伪栅303的剩余部分进行掺杂，以减小伪栅(例如多晶硅)耗尽效应(poly-Si depletion effect)。例如，可以通过离子注入的方式对第一凹槽501底部下的第一伪栅303的剩余部分进行重掺杂，掺入的杂质可以包括但不限于砷离子、磷离子、硼离子或二氟化硼离子等。
之后，还可以根据实际情况形成接触件。
如图11所示，可以形成延伸到第一伪栅303的剩余部分(优选为左侧与层间电介质层401的上表面基本齐平的第一部分)的接触件1101和延伸到第一金属栅极931的接触件1102。优选地，在形成接触件1102之前还可以在第一伪栅303的表面形成金属硅化物。另外，还可以形成延伸到第一鳍片212的接触件(图中未示出)以及延伸到第二金属栅极932的接触件等等(图中未示出)。
如上介绍了根据本申请一个实施例的半导体装置的制造方法。上述制造方法中，在基于第二鳍片形成FinFET的工艺过程中保留了第一伪栅电介质层和第一伪栅的一部分，从而在形成FinFET的过程中可以形成MOS电容器。
因此，本申请还提供了一种MOS电容器，该MOS电容器可以利用但不限于上述制造方法进行制造。
参见图9、图10和图11，MOS电容器可以包括在衬底201上的第一鳍片212。
MOS电容器还可以包括在第一鳍片212上的第一伪栅结构。第一伪栅结构包括在第一鳍片212上的第一伪栅电介质层301以及在第一伪栅电介质层301上的第一伪栅303。
MOS电容器还可以包括在第一伪栅结构周围的层间电介质层401。层间电介质层401具有露出第一伪栅303的第一凹槽501(参见图9)。
MOS电容器还可以包括在第一凹槽501中的第一金属栅极堆叠结构901。第一金属栅极堆叠结构901的具体结构可以参照上面的描述，在此不再赘述。
上述实施例中，MOS电容器包括了两部分电容，一部分电容由第一鳍片212、第一伪栅电介质层301以及第一伪栅303构成，另一部分电容由第一伪栅303、第一金属栅极堆叠结构901中的第一栅极电介质层921以及第一金属栅极931构成。
在一个实施例中，第一伪栅303可以包括第一部分和第二部分，第一部分的上表面与层间电介质层401的上表面基本齐平，而第二部分的上表面为上述第一凹槽501的底部。在一个实施例中，MOS电容器还可以包括延伸到第一部分的接触件1101(参见图11)。
在一个实施例中，MOS电容器还可以包括在第一凹槽501的侧壁与第一栅极电介质层921之间的间隔物层602。
本申请还提供了一种半导体装置，其可以包括上述任意一个实施例提供的MOS电容器。在一个实施例中，半导体装置还可以包括其他器件，例如FinFET、鳍片式二极管等等。
在一个实施例中，参见图11，半导体装置除了包括MOS电容器外，还可以包括在衬底201上与第一鳍片212间隔开的第二鳍片222。该实施例中，层间电介质层401还可以在第二鳍片222周围，并且具有露出第二鳍片222的第二凹槽801。在第二凹槽801中具有第二金属栅极堆叠结构902。
图12是根据本申请一个实施例的MOS电容器的制造方法的简化流程图。图13-图20示出了根据本申请一个实施例的MOS电容器的制造方法的各个阶段的示意图。
下面结合图12、图13-图20对根据本申请一个实施例的MOS电容器的制造方法进行详细说明。
如图1所示，首先，在步骤1202，提供衬底结构。
下面结合图13-图15介绍一个形成衬底结构的具体实现方式。
如图13所示，形成在衬底201上的鳍片212。这里，鳍片212的周围可以具有隔离区203。
如图14所示，在鳍片212的表面上形成伪栅电介质层301，例如硅的氧化物层等。然后在伪栅电介质层301上形成伪栅303，例如多晶硅等。
在一个实现方式中，可以先在形成伪栅电介质层301后的衬底结构上沉积伪栅材料(图中未示出)，然后在伪栅材料上形成图案化的硬掩模层305，之后以硬掩模层305为掩模对伪栅材料进行刻蚀以形成伪栅303。
如图15所示，在图14所示结构上沉积层间电介质层401，以覆盖伪栅303和硬掩模层305。然后，可以进行平坦化工艺，例如CMP，以去除硬掩模层305，从而使得层间电介质层401的上表面和伪栅303的上表面基本齐平。
如此，形成了衬底结构。参见图15，衬底结构可以包括在衬底201上的鳍片212。这里，图4示意性地示出了两个鳍片212，然而，应理解，这并不用于限制本申请的范围。鳍片212的周围可以具有隔离区203，隔离区203的上表面低于鳍片212的上表面。
衬底结构还可以包括在鳍片212上的伪栅结构402。伪栅结构402可以包括在鳍片212上的伪栅电介质层301和在伪栅电介质层301上的伪栅303。
衬底结构还可以包括在伪栅结构402周围的层间电介质层401。层间电介质层401的上表面与伪栅303的上表面基本齐平。
回到图1，在步骤1204，去除伪栅303的一部分以形成凹槽501，伪栅303的剩余部分的上表面高于鳍片301的顶部的伪栅电介质层301的上表面，如图16所示。
在一个实施例中，伪栅303的剩余部分可以包括左侧的第一部分和右侧的第二部分，第一部分的上表面与层间电介质层401的上表面基本齐平，第二部分的上表面为凹槽501的底部。这里的第一部分可以作为后续形成延伸到伪栅303的接触件的位置。
在步骤1206，在凹槽501中形成金属栅极堆叠结构901。
如图17所示，可以在凹槽501的侧壁上形成间隔物层602，例如氮化物。另外，在间隔物层602与凹槽501的侧壁之间还可以具有氧化层。
如图18所示，可以在凹槽501的底部上形成界面层911。例如，可以通过热氧化的方式形成氧化物层作为界面层911。在形成界面层911后，可以在界面层911以及凹槽501的侧壁，也即间隔物层602(如果有的话)上形成栅极电介质层921，例如诸如二氧化铪等的高k电介质层。可选地，在形成栅极电介质层921之后还可以执行退火工艺。
如图19所示，在栅极电介质层921上形成金属栅极931。例如，可以在图18所示结构上沉积金属栅极材料，例如钨等；然后，对沉积的金属栅极材料进行平坦化，例如CMP，从而形成金属栅极931。
如此，形成了金属栅极结构901。金属栅极堆叠结构901可以包括在凹槽501的底部上界面层911、在界面层911和凹槽501的侧壁上的栅极电介质层921、以及在栅极电介质层921上的金属栅极931。在一个实施例中，金属栅极堆叠结构901还可以包括在栅极电介质层921与金属栅极931之间的阻挡层、功函数调节层等等。
优选地，在凹槽501中形成金属栅极堆叠结构901之前，还可以对凹槽501底部下的伪栅303的剩余部分进行掺杂，以减小伪栅(例如多晶硅)耗尽效应。
之后，还可以根据实际情况形成接触件。
如图20所示，可以形成延伸到伪栅303的剩余部分(优选为左侧与层间电介质层401的上表面基本齐平的第一部分)的接触件1101和延伸到金属栅极931的接触件1102。另外，还可以形成延伸到鳍片212的接触件(图中未示出)等等(图中未示出)。
至此，已经详细描述了根据本申请实施例的半导体装置、MOS电容器及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。

Claims (25)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
在衬底上间隔开的第一鳍片和第二鳍片；
在所述第一鳍片上的第一伪栅结构，包括在所述第一鳍片上的第一伪栅电介质层和在所述第一伪栅电介质层上的第一伪栅；
在所述第二鳍片上与所述第一伪栅结构间隔开的第二伪栅结构，包括在所述第二鳍片上的第二伪栅电介质层和在所述第二伪栅电介质层上的第二伪栅；以及
在所述第一伪栅结构和所述第二伪栅结构周围的层间电介质层，所述层间电介质层的上表面与所述第一伪栅和所述第二伪栅的上表面基本齐平；
去除所述第一伪栅的一部分以形成第一凹槽，并且去除所述第二伪栅结构以形成第二凹槽，所述第一伪栅的剩余部分的上表面高于所述第一鳍片的顶部的第一伪栅电介质层的上表面；以及
在所述第一凹槽中形成第一金属栅极堆叠结构，并且在所述第二凹槽中形成第二金属栅极堆叠结构。
2.根据权利要求1所述的方法，其特征在于，所述去除所述第一伪栅的一部分以形成第一凹槽，并且去除所述第二伪栅结构以形成第二凹槽包括：
执行第一刻蚀，所述第一刻蚀使得所述第一伪栅的一部分被去除以形成所述第一凹槽，并且使得所述第二伪栅的一部分被去除以形成第三凹槽；
执行第二刻蚀，所述第二刻蚀使得所述第二伪栅的剩余部分被去除以形成第四沟槽；以及
执行第三刻蚀，所述第三刻蚀使得所述第二伪栅电介质层被去除，从而形成所述第二凹槽。
3.根据权利要求2所述的方法，其特征在于，所述执行第二刻蚀包括：
在所述第一凹槽的底部和侧壁上形成掩模层；以及
以所述掩模层为掩模执行所述第二刻蚀。
4.根据权利要求3所述的方法，其特征在于，还包括：
在形成所述掩模层之后，在所述第一凹槽的侧壁上的掩模层上形成间隔物层。
5.根据权利要求4所述的方法，其特征在于，
所述第三刻蚀还使得所述第一凹槽的底部上的掩模层被去除。
6.根据权利要求4所述的方法，其特征在于，
所述掩模层的材料包括氧化物；
所述间隔物层的材料包括氮化物。
7.根据权利要求1所述的方法，其特征在于，所述第一伪栅的剩余部分包括第一部分和第二部分，所述第一部分的上表面与所述层间电介质层的上表面基本齐平，所述第二部分的上表面为所述第一凹槽的底部。
8.根据权利要求7所述的方法，其特征在于，还包括：
形成延伸到所述第一部分的接触件。
9.根据权利要求1所述的方法，其特征在于，还包括：
在所述第一凹槽中形成第一金属栅极堆叠结构之前，对所述第一凹槽底部下的所述第一伪栅的剩余部分进行掺杂。
10.根据权利要求1所述的方法，其特征在于，所述第一金属栅极堆叠结构包括：
第一界面层，在所述第一凹槽的底部上；
第一栅极电介质层，在所述第一界面层和所述第一凹槽的侧壁上；以及
第一金属栅极，在所述第一栅极电介质层上。
11.根据权利要求1所述的方法，其特征在于，所述第二金属栅极堆叠结构包括：
第二界面层，在所述第二鳍片的表面上；
第二栅极电介质层，在所述第二界面层、所述第二凹槽的底部和侧壁上；以及
第二金属栅极，在所述第二栅极电介质层上。
12.一种MOS电容器的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
在衬底上的鳍片；
在所述鳍片上的伪栅结构，包括在所述鳍片上的伪栅电介质层和在所述伪栅电介质层上的伪栅；以及
在所述伪栅结构周围的层间电介质层，所述层间电介质层的上表面与所述伪栅的上表面基本齐平；
去除所述伪栅的一部分以形成凹槽，所述伪栅的剩余部分的上表面高于所述鳍片的顶部的伪栅电介质层的上表面；以及
在所述凹槽中形成金属栅极堆叠结构。
13.根据权利要求12所述的方法，其特征在于，所述伪栅的剩余部分包括第一部分和第二部分，所述第一部分的上表面与所述层间电介质层的上表面基本齐平，所述第二部分的上表面为所述凹槽的底部。
14.根据权利要求13所述的方法，其特征在于，还包括：
形成延伸到所述第一部分的接触件。
15.根据权利要求12所述的方法，其特征在于，还包括：
在所述凹槽中形成金属栅极堆叠结构之前，在所述凹槽的侧壁上形成间隔物层。
16.根据权利要求12所述的方法，其特征在于，还包括：
在所述凹槽中形成金属栅极堆叠结构之前，对所述凹槽底部下的所述伪栅的剩余部分进行掺杂。
17.根据权利要求12所述的方法，其特征在于，所述金属栅极堆叠结构包括：
界面层，在所述凹槽的底部上；
栅极电介质层，在所述界面层和所述凹槽的侧壁上；以及
金属栅极，在所述栅极电介质层上。
18.一种MOS电容器，其特征在于，包括：
在衬底上的第一鳍片；
第一伪栅结构，在所述第一鳍片上，包括：
在所述第一鳍片上的第一伪栅电介质层，以及
在所述第一伪栅电介质层上的第一伪栅；
层间电介质层，在所述第一伪栅结构周围，具有露出所述第一伪栅的第一凹槽；以及
第一金属栅极堆叠结构，在所述第一凹槽中。
19.根据权利要求18所述的MOS电容器，其特征在于，所述第一伪栅包括：
第一部分，上表面与所述层间电介质层的上表面基本齐平；以及
第二部分，上表面为所述第一凹槽的底部。
20.根据权利要求19所述的MOS电容器，其特征在于，还包括：
延伸到所述第一部分的接触件。
21.根据权利要求18所述的MOS电容器，其特征在于，所述第一金属栅极堆叠结构包括：
第一界面层，在所述第一凹槽的底部上；
第一栅极电介质层，在所述第一界面层和所述第一凹槽的侧壁上；以及
第一金属栅极，在所述第一栅极电介质层上。
22.根据权利要求21所述的MOS电容器，其特征在于，还包括：
间隔物层，在所述第一凹槽的侧壁与所述第一栅极电介质层之间。
23.一种半导体装置，其特征在于，包括：权利要求18-22任意一项所述的MOS电容器。
24.根据权利要求23所述的装置，其特征在于，还包括：
在所述衬底上与所述第一鳍片间隔开的第二鳍片；
所述层间电介质层还在所述第二鳍片周围，并且具有露出所述第二鳍片的第二凹槽；以及
第二金属栅极堆叠结构，在所述第二凹槽中。
25.根据权利要求24所述的装置，其特征在于，所述第二金属栅极堆叠结构包括：
第二界面层，在所述第二鳍片的表面上；
第二栅极电介质层，在所述第二界面层、所述第二凹槽的底部和侧壁上；以及
第二金属栅极，在所述第二栅极电介质层上。
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