CN103314443A - 半导体器件的制造方法及半导体器件 - Google Patents

半导体器件的制造方法及半导体器件 Download PDF

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Abstract

本发明的课题是提供一种栅极后制工序且由一个虚拟图案形成二个晶体管的SGT的制造方法及由该方法所制造而成的SGT构造，本发明藉由具有以下的步骤而解决上述课题：于衬底上形成第1和第2鳍状硅层，于前述第1和第2鳍状硅层的周围形成第1绝缘膜，于前述第1和第2鳍状硅层的上部形成第1和第2柱状硅层的步骤；于前述第1和第2柱状硅层上部、前述第1和第2鳍状硅层上部、及前述第1和第2柱状硅层下部植入杂质形成扩散层的步骤；作成栅极绝缘膜及第1和第2多晶硅栅极电极的步骤；于前述第1和前述第2鳍状硅层上部的前述扩散层上部形成硅化物的步骤；沉积层间绝缘膜，露出前述第1和前述第2多晶硅栅极电极，蚀刻前述第1和前述第2多晶硅栅极电极后，沉积金属，形成第1和第2金属栅极电极的步骤。

Description

半导体器件的制造方法及半导体器件
技术领域
本发明涉及一种半导体器件。 
背景技术
半导体集成电路中，尤其是使用MOS晶体管的集成电路是不断朝高集成化迈进。伴随着上述高集成化，使用于其中的MOS晶体管亦不断细微化至奈米区域。随着MOS晶体管不断的细微化，亦出现了难以抑制漏电流(leak current)、为了确保必要电流量的需求而无法缩小电路的占有面积等问题。为了解决该等问题，已提案有将源极(source)、栅极(gate)、漏极(drain)配置于相对于衬底的垂直方向，且栅极包围柱状半导体层的构造的SGT(surrounding gate transistor，环绕栅极晶体管)(例如：专利文献1、专利文献2、专利文献3)。 
借由于栅极电极不使用多晶硅(polysilicon)而使用金属(metal)，而可抑制空乏化且使栅极电极低电阻化。然而，于形成金属栅极之后的步骤则必须为经常考虑到因金属栅极所致的金属污染的制造步骤。 
另外，于以往的MOS晶体管中，为了兼顾金属栅极制程与高温制程，故于实际的制品中采用于高温制程后作成金属栅极的金属栅极后(gate-last)形成工序(非专利文献1)。以多晶硅作成栅极，之后，在堆积层间绝缘膜后，借由化学机械研磨使多晶硅栅极露出，将多晶硅栅极蚀刻后，堆积金属。因此，为了于SGT中亦兼顾金属栅极制程与高温制程，故必须使用于高温制程后作成金属栅极的金属栅极后形成工序。于SGT中，由于柱状硅层的上部位于较栅极高的位置，故为了使用金属栅极制程必须研拟对策。 
另外，为了减低栅极配线与衬底间的寄生电容，于以往的MOS晶体管中是使用第1绝缘膜。例如于FINFET(Fin Field-effect transistor，鳍式场效晶体管，可参照非专利文献2)中，是于1个鳍状半导体层的周围形成第1绝缘膜，回蚀(etch back)第1绝缘膜，露出鳍状半导体层，减低栅极配线与衬底间的寄生电容。因此，于SGT中为了减低栅极配线与衬底间的寄生电容而必须使用第1绝缘膜。于SGT中除了鳍状半导体之外，尚有柱状半导体层，故为了形成柱状半导体层必须研拟对策。 
另一方面，已知一种可以由一个虚拟图案(dummy pattern)形成二 个晶体管FINFET(例如专利文献4)。于虚拟图案的周围形成侧壁，借由以该侧壁为掩模蚀刻衬底，而形成鳍(fin)，且由一个虚拟图案形成二个晶体管。 
（先前技术文献） 
（专利文献） 
(专利文献1)：日本特开平2-71556号公报 
(专利文献2)：日本特开平2-188966号公报 
(专利文献3)：日本特开平3-145761号公报 
(专利文献4)：日本特开2011-71235号公报 
（非专利文献） 
(非专利文献1)：IEDM（国际电子组件会议）2007K.Mistry et.al,247-250页。 
(非专利文献2)：IEDM（国际电子组件会议）2010CC.Wu,et.al,27.1.1-27.1.4.章節。 
发明内容
（发明所欲解决的问题） 
在此，本发明的目的为提供一种减低栅极配线与衬底间的寄生电容，为栅极最后工序，且由一个虚拟图案形成二个晶体管的SGT的制造方法及为其结果的SGT的构造。 
（解决问题的手段） 
为了达成所述目的，本发明的半导体器件的制造方法，具有下述步驟：第1步骤，于衬底上形成第1鳍状硅层与第2鳍状硅层，前述第1鳍状硅层和第2鳍状硅层是于各者的端部连接而形成封闭回路，于前述第1鳍状硅层与第2鳍状硅层的周围形成第1绝缘膜，于前述第1鳍状硅层的上部形成第1柱状硅层，于前述第2鳍状硅层的上部形成第2柱状硅层，前述第1柱状硅层的直径是与前述第1鳍状硅层的宽度相同，前述第2柱状硅层的直径是与前述第2鳍状硅层的宽度相同；第2步骤，前述第1步骤后，于前述第1柱状硅层上部、前述第1鳍状硅层上部及前述第1柱状硅层下部植入杂质形成扩散层，于前述第2柱状硅层上部、前述第2鳍状硅层上部及前述第2柱状硅层下部植入杂质形成扩散层；第3步骤，前述第2步骤后，作成栅极绝缘膜、第1多晶硅栅极电极、第2多晶硅栅极电极及多晶硅栅极配线，前述栅极绝缘膜覆盖前述第1柱状硅层与前述第2柱状硅层的周围和上部，前述第1多晶硅栅极电极与前述第2多晶硅栅极电极覆盖前述栅极绝缘膜，前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线形成后的多晶硅的上表面为较前述第1柱状硅层上部的前述扩散层上的前述栅极绝缘膜与前述第2柱状硅层上部的 前述扩散层上的前述栅极绝缘膜更高的位置；第4步骤，前述第3步骤后，于前述第1鳍状硅层上部的前述扩散层上部与前述第2鳍状硅层上部的前述扩散层上部形成硅化物；第5步骤，前述第4步骤后，沉积层间绝缘膜，露出前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线，蚀刻前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线后，沉积金属，形成第1金属栅极电极、第2金属栅极电极及金属栅极配线，前述金属栅极配线延伸于与连接于前述第1金属栅极电极和第2金属栅极电极的前述第1鳍状硅层和第2鳍状硅层正交的方向；以及第6步骤，前述第5步骤后，形成接触部，前述第1柱状硅层上部的前述扩散层与前述接触部为直接连接，前述第2柱状硅层上部的前述扩散层与前述接触部为直接连接。 
另外，于前述第1步骤中，为了于衬底上形成虚拟图案而沉积第2氧化膜，并形成用以形成虚拟图案的第1阻剂，蚀刻前述第2氧化膜，形成虚拟图案，去除前述第1阻剂，沉积第1氮化膜，蚀刻前述第1氮化膜使其残留为侧壁状，于前述虚拟图案周围形成第1氮化膜侧壁，去除前述虚拟图案，以前述第1氮化膜侧壁作为掩模而蚀刻前述硅衬底，形成在各者的端部连接而形成封闭回路的第1鳍状硅层和第2鳍状硅层，于前述第1鳍状硅层与第2鳍状硅层周围形成第1绝缘膜，去除前述第1氮化膜侧壁，回蚀前述第1绝缘膜，露出前述第1鳍状硅层的上部与前述第2鳍状硅层的上部，以正交于前述第1鳍状硅层与前述第2鳍状硅层的方式形成第2阻剂，蚀刻前述第1鳍状硅层与前述第2鳍状硅层，并去除前述第2阻剂，藉此以使前述第1鳍状硅层与前述第2阻剂正交的部分成为第1柱状硅层的方式形成前述第1柱状硅层，以使前述第2鳍状硅层与前述第2阻剂正交的部分成为前述第2柱状硅层的方式形成第2柱状硅层。 
另外，于前述第1步骤后，前述第2步骤中，于第1步骤后的构造全体沉积第3氧化膜，形成第2氮化膜，蚀刻前述第2氮化膜且使其残留为侧壁状，植入杂质，于第1柱状硅层上部、第1鳍状硅层上部、第2柱状硅层上部及第2鳍状硅层上部形成扩散层，去除前述第2氮化膜与前述第3氧化膜，进行热处理。 
另外，于前述第2步骤后，前述第3步骤中，以包围硅柱的方式形成栅极绝缘膜，沉积多晶硅，以使平坦化后的前述多晶硅的上表面成为较前述第1柱状硅层上部的扩散层上的前述栅极绝缘膜高且较前述第2柱状硅层上部的扩散层上的前述栅极绝缘膜高的位置的方式进行平坦化，沉积第3氮化膜，形成第1多晶硅栅极电极、第2多晶硅栅极电极、以及用以形成多晶硅栅极配线的第3阻剂，蚀刻前述第3氮化膜，蚀刻前述多晶硅，形成前述第1多晶硅栅极电极和前述第2 多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述栅极绝缘膜，去除前述第3阻剂。 
另外，于前述第3步骤后的构造全体，沉积第4氮化膜，蚀刻前述第4氮化膜且使其残留成侧壁状，沉积金属，于第1鳍状硅层和第2鳍状硅层上部的扩散层的上部形成硅化物。 
另外，于前述第4步骤后的构造全体，沉积第5氮化膜，沉积层间绝缘膜，以化学机械研磨平坦化，以化学机械研磨使第1多晶硅栅极电极和第2多晶硅栅极电极以及多晶硅栅极配线露出，蚀刻前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线，沉积金属，于具有前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线的部分埋设前述金属，蚀刻前述金属，使第1柱状硅层上部的扩散层上的栅极绝缘膜和第2柱状硅层上部的扩散层上的栅极绝缘膜露出，形成第1金属栅极电极、第2金属栅极电极、金属栅极配线。 
另外，本发明的半导体器件是具有：第1鳍状硅层，形成于衬底上；第2鳍状硅层，与形成于衬底上的前述第1鳍状硅层一起于各者的端部连接而形成封闭回路；第1绝缘膜，形成于前述第1鳍状硅层和前述第2鳍状硅层的周围；第1硅层，形成于前述第1鳍状硅层上，且具有与前述第1鳍状硅层的宽度相同的直径；第2硅层，形成于前述第2鳍状硅层上，且具有与前述第2鳍状硅层的宽度相同的直径；形成于前述第1鳍状硅层的上部与前述第1柱状硅层的下部的扩散层；形成于前述第1柱状硅层的上部的扩散层；形成于前述第2鳍状硅层的上部与前述第2柱状硅层的下部的扩散层；形成于前述第2柱状硅层的上部的扩散层；硅化物，形成于前述第1鳍状硅层上部与前述第2鳍状硅层上部的扩散层的上部；形成于前述第1柱状硅层的周围的栅极绝缘膜；第1金属栅极电极，形成于前述栅极绝缘膜的周围；形成于前述第2柱状硅层的周围的栅极绝缘膜；第2金属栅极电极，形成于前述栅极绝缘膜的周围；金属栅极配线，延伸在与连接于前述第1金属栅极电极和前述第2金属栅极电极的前述第1鳍状硅层和前述第2鳍状硅层正交的方向；形成在形成于前述第1柱状硅层上部的扩散层上的接触部；以及形成在形成于前述第2柱状硅层上部的扩散层上的接触部；且形成于前述第1柱状硅层上部的扩散层与前述接触部直接连接，形成于前述第2柱状硅层上部的扩散层与前述接触部直接连接。 
（发明效果） 
依据本发明，即可提供减低栅极配线与衬底间的寄生电容，为栅极后制工序，且由一个虚拟图案形成二个晶体管的SGT制造方法及其结果的SGT构造。 
由于是采用于虚拟图案的周围形成侧壁，且以该侧壁作为掩模而蚀刻衬底，藉此形成鳍，且由一个虚拟图案形成二个晶体管的所谓以往的FINFET制造方法为根据，故可以轻易地由一个虚拟图案形成二个SGT。 
此外，以往虽于柱状硅层上部形成硅化物，但由于多晶硅的沉积温度较用以形成硅化物的温度高，故硅化物必须于形成多晶硅栅极后才可形成，因此，若欲于硅柱上部形成硅化物，则需于形成多晶硅栅极后，于多晶硅栅极电极的上部开孔，于孔的侧壁形成绝缘膜的侧壁后，形成硅化物，再于所开的孔埋入绝缘膜，而存有所谓导致制程数增加的缺点，故在形成多晶硅栅极电极与多晶硅栅极配线前形成扩散层，以多晶硅栅极电极覆盖柱状硅层，而仅于鳍状硅层上部形成硅化物，藉此，由于可采用以多晶硅作成栅极，之后，沉积层间绝缘膜后，藉由化学机械研磨而使多晶硅栅极电极露出，蚀刻多晶硅栅极后，沉积金属的以往的金属栅极后制的制造方法，故可容易地形成金属栅极SGT。 
附图说明
图1中(a)是本发明的半导体器件的平面图。图1中(b)为图1中(a)的X-X'线的剖面图。图1中(c)为图1中(a)的Y-Y'线的剖面图。 
图2中(a)是本发明的半导体器件的制造方法的平面图。图2中(b)为图2中(a)的X-X'线的剖面图。图2中(c)为图2中(a)的Y-Y'线的剖面图。 
图3中(a)是本发明的半导体器件的制造方法的平面图。图3中(b)为图3中(a)的X-X'线的剖面图。图3中(c)为图3中(a)的Y-Y'线的剖面图。 
图4中(a)是本发明的半导体器件的制造方法的平面图。图4中(b)为图4中(a)的X-X'线的剖面图。图4中(c)为图4中(a)的Y-Y'线的剖面图。 
图5中(a)是本发明的半导体器件的制造方法的平面图。图5中(b)为图5中(a)的X-X'线的剖面图。图5中(c)为图5中(a)的Y-Y'线的剖面图。 
图6中(a)是本发明的半导体器件的制造方法的平面图。图6中(b)为图6中(a)的X-X'线的剖面图。图6中(c)为图6中(a)的Y-Y'线的剖面图。 
图7中(a)是本发明的半导体器件的制造方法的平面图。图7中(b)为图7中(a)的X-X'线的剖面图。图7中(c)为图7中(a)的Y-Y'线的剖面图。 
图8中(a)是本发明的半导体器件的制造方法的平面图。图8中(b) 为图8中(a)的X-X'线的剖面图。图8中(c)为图8中(a)的Y-Y'线的剖面图。 
图9中(a)是本发明的半导体器件的制造方法的平面图。图9中(b)为图9中(a)的X-X'线的剖面图。图9中(c)为图9中(a)的Y-Y'线的剖面图。 
图10中(a)是本发明的半导体器件的制造方法的平面图。图10中(b)为图10中(a)的X-X'线的剖面图。图10中(c)为图10中(a)的Y-Y'线的剖面图。 
图11中(a)是本发明的半导体器件的制造方法的平面图。图11中(b)为图11中(a)的X-X'线的剖面图。图11中(c)为图11中(a)的Y-Y'线的剖面图。 
图12中(a)是本发明的半导体器件的制造方法的平面图。图12中(b)为图12中(a)的X-X'线的剖面图。图12中(c)为图12中(a)的Y-Y'线的剖面图。 
图13中(a)是本发明的半导体器件的制造方法的平面图。图13中(b)为图13中(a)的X-X'线的剖面图。图13中(c)为图13中(a)的Y-Y'线的剖面图。 
图14中(a)是本发明的半导体器件的制造方法的平面图。图14中(b)为图14中(a)的X-X'线的剖面图。图14中(c)为图14中(a)的Y-Y'线的剖面图。 
图15中(a)是本发明的半导体器件的制造方法的平面图。图15中(b)为图15中(a)的X-X'线的剖面图。图15中(c)为图15中(a)的Y-Y'线的剖面图。 
图16中(a)是本发明的半导体器件的制造方法的平面图。图16中(b)为图16中(a)的X-X'线的剖面图。图16中(c)为图16中(a)的Y-Y'线的剖面图。 
图17中(a)是本发明的半导体器件的制造方法的平面图。图17中(b)为图17中(a)的X-X'线的剖面图。图17中(c)为图17中(a)的Y-Y'线的剖面图。 
图18中(a)是本发明的半导体器件的制造方法的平面图。图18中(b)为图18中(a)的X-X'线的剖面图。图18中(c)为图18中(a)的Y-Y'线的剖面图。 
图19中(a)是本发明的半导体器件的制造方法的平面图。图19中(b)为图19中(a)的X-X'线的剖面图。图19中(c)为图19中(a)的Y-Y'线的剖面图。 
图20中(a)是本发明的半导体器件的制造方法的平面图。图20中(b)为图20中(a)的X-X'线的剖面图。图20中(c)为图20中(a)的Y-Y'线的剖面图。 
图21中(a)是本发明的半导体器件的制造方法的平面图。图21中(b)为图21中(a)的X-X'线的剖面图。图21中(c)为图21中(a)的Y-Y'线的剖面图。 
图22中(a)是本发明的半导体器件的制造方法的平面图。图22中(b)为图22中(a)的X-X'线的剖面图。图22中(c)为图22中(a)的Y-Y'线的剖面图。 
图23中(a)是本发明的半导体器件的制造方法的平面图。图23中(b)为图23中(a)的X-X'线的剖面图。图23中(c)为图23中(a)的Y-Y'线的剖面图。 
图24中(a)是本发明的半导体器件的制造方法的平面图。图24中(b)为图24中(a)的X-X'线的剖面图。图24中(c)为图24中(a)的Y-Y'线的剖面图。 
图25中(a)是本发明的半导体器件的制造方法的平面图。图25中(b)为图25中(a)的X-X'线的剖面图。图25中(c)为图25中(a)的Y-Y'线的剖面图。 
图26中(a)是本发明的半导体器件的制造方法的平面图。图26中(b)为图26中(a)的X-X'线的剖面图。图26中(c)为图26中(a)的Y-Y'线的剖面图。 
图27中(a)是本发明的半导体器件的制造方法的平面图。图27中(b)为图27中(a)的X-X'线的剖面图。图27中(c)为图27中(a)的Y-Y'线的剖面图。 
图28中(a)是本发明的半导体器件的制造方法的平面图。图28中(b)为图28中(a)的X-X'线的剖面图。图28中(c)为图28中(a)的Y-Y'线的剖面图。 
图29中(a)是本发明的半导体器件的制造方法的平面图。图29中(b)为图29中(a)的X-X'线的剖面图。图29中(c)为图29中(a)的Y-Y'线的剖面图。 
图30中(a)是本发明的半导体器件的制造方法的平面图。图30中(b)为图30中(a)的X-X'线的剖面图。图30中(c)为图30中(a)的Y-Y'线的剖面图。 
图31中(a)是本发明的半导体器件的制造方法的平面图。图31中(b)为图31中(a)的X-X'线的剖面图。图31中(c)为图31中(a)的Y-Y'线的剖面图。 
图32中(a)是本发明的半导体器件的制造方法的平面图。图32中(b)为图32中(a)的X-X'线的剖面图。图32中(c)为图32中(a)的Y-Y'线的剖面图。 
图33中(a)是本发明的半导体器件的制造方法的平面图。图33中(b)为图33中(a)的X-X'线的剖面图。图33中(c)为图33中(a)的Y-Y' 线的剖面图。 
图34中(a)是本发明的半导体器件的制造方法的平面图。图34中(b)为图34中(a)的X-X'线的剖面图。图34中(c)为图34中(a)的Y-Y'线的剖面图。 
图35中(a)是本发明的半导体器件的制造方法的平面图。图35中(b)为图35中(a)的X-X'线的剖面图。图35中(c)为图35中(a)的Y-Y'线的剖面图。 
图36中(a)是本发明的半导体器件的制造方法的平面图。图36中(b)为图36中(a)的X-X'线的剖面图。图36中(c)为图36中(a)的Y-Y'线的剖面图。 
图37中(a)是本发明的半导体器件的制造方法的平面图。图37中(b)为图37中(a)的X-X'线的剖面图。图37中(c)为图37中(a)的Y-Y'线的剖面图。 
图38中(a)是本发明的半导体器件的制造方法的平面图。图38中(b)为图38中(a)的X-X'线的剖面图。图38中(c)为图38中(a)的Y-Y'线的剖面图。 
图39中(a)是本发明的半导体器件的制造方法的平面图。图39中(b)为图39中(a)的X-X'线的剖面图。图39中(c)为图39中(a)的Y-Y'线的剖面图。 
图40中(a)是本发明的半导体器件的制造方法的平面图。图40中(b)为图40中(a)的X-X'线的剖面图。图40中(c)为图40中(a)的Y-Y'线的剖面图。 
图41中(a)是本发明的半导体器件的制造方法的平面图。图41中(b)为图41中(a)的X-X'线的剖面图。图41中(c)为图41中(a)的Y-Y'线的剖面图。 
图42中(a)是本发明的半导体器件的制造方法的平面图。图42中(b)为图42中(a)的X-X'线的剖面图。图42中(c)为图42中(a)的Y-Y'线的剖面图。 
图43中(a)是本发明的半导体器件的制造方法的平面图。图43中(b)为图43中(a)的X-X'线的剖面图。图43中(c)为图43中(a)的Y-Y'线的剖面图。 
图44中(a)是本发明的半导体器件的制造方法的平面图。图44中(b)为图44中(a)的X-X'线的剖面图。图44中(c)为图44中(a)的Y-Y'线的剖面图。 
图45中(a)是本发明的半导体器件的制造方法的平面图。图45中(b)为图45中(a)的X-X'线的剖面图。图45中(c)为图45中(a)的Y-Y'线的剖面图。 
图46中(a)是本发明的半导体器件的制造方法的平面图。图46中 (b)为图46中(a)的X-X'线的剖面图。图46中(c)为图46中(a)的Y-Y'线的剖面图。 
图47中(a)是本发明的半导体器件的制造方法的平面图。图47中(b)为图47中(a)的X-X'线的剖面图。图47中(c)为图47中(a)的Y-Y'线的剖面图。 
具体实施方式
以下，参照图2至图47说明用以形成本发明实施形态的SGT构造的制造步骤。 
首先，显示于衬底上形成第1鳍状硅层与第2鳍状硅层，于前述第1鳍状硅层与第2鳍状硅层周围形成第1绝缘膜，于前述第1鳍状硅层的上部形成第1柱状硅层，于前述第2鳍状硅层的上部形成第2柱状硅层的制造方法。如图2所示，为了于硅衬底101上形成虚拟图案而沉积第2氧化膜102。亦可为氮化膜或、氧化膜与多晶硅的所谓积层膜。 
如图3所示，形成用以形成虚拟图案的第1阻剂103。 
如图4所示，蚀刻第2氧化膜102，形成虚拟图案102。 
如图5所示，去除第1阻剂103。 
如图6所示，沉积第1氮化膜104。 
如图7所示，蚀刻第1氮化膜104而使其残留成侧壁状。于虚拟图案102周围形成第1氮化膜侧壁104。使用该形成后的第1氮化膜侧壁104蚀刻硅，藉此形成于各者的端部连接而形成封闭回路的第1鳍状硅层105与第2鳍状硅层106。 
如图8所示，去除虚拟图案102。 
如图9所示，以第1氮化膜侧壁104作为掩模而蚀刻硅衬底101，形成于各者的端部连接而形成封闭回路的第1鳍状硅层105与第2鳍状硅层106。 
如图10所示，于前述第1鳍状硅层105与第2鳍状硅层106的周围形成第1绝缘膜107。 
作为第1绝缘膜，亦可使用由高密度等离子而得的氧化膜或由低压化学气相沉积(chemical vapor deposition)而得的氧化膜。 
如图11所示，去除第1氮化膜侧壁104。当于硅蚀刻中或氧化膜沉积中已去除第1氮化膜侧壁14时则不需此步骤。 
如图12所示，回蚀第1绝缘膜107而露出第1鳍状硅层105的上部与第2鳍状硅层106的上部。 
如图13所示，以正交于第1鳍状硅层105与第2鳍状硅106的方式形成第2阻剂108。第1鳍状硅层105与第2鳍状硅层106与阻剂108正交的部份即为成为柱状硅层的部分。由于可以使用线状的阻剂， 故图案后阻剂倒塌的可能性低而成为稳定的制程。 
如图14所示，蚀刻第1鳍状硅层105与第2鳍状硅层106。第1鳍状硅层105与第2阻剂108正交的部分成为第1柱状硅层109。第2鳍状硅层106与第2阻剂108正交的部分成为第2柱状硅层110。因此，第1柱状硅层109的直径是成为与第1鳍状硅层105的宽度相同。第2柱状硅层110的直径是成为与第2鳍状硅层106的宽度相同。 
成为于第1鳍状硅层105的上部形成有第1柱状硅层109，于第2鳍状硅层106的上部形成有第2柱状硅层110，于第1鳍状硅层105、第2鳍状硅层106的周围形成有第1绝缘膜107的构造。 
如图15所示，去除第2阻剂108。 
其次，显示为了作成栅极后制，而于第1柱状硅层109上部、第1鳍状硅层105上部、与第1柱状硅层109下部植入杂质而形成扩散层，并于第2柱状硅层110上部、第2鳍状硅层106上部、与第2柱状硅层110下部植入杂质而形成扩散层的制造方法。 
如图16所示，沉积第3氧化膜111，形成第2氮化膜112。之后，由于柱状硅层上部是被栅极绝缘膜及多晶硅栅极电极所覆盖，故于被覆盖前在柱状硅层上部形成扩散层。 
如图17所示，蚀刻第2氮化膜112而使残留为侧壁状。 
如图18所示，植入As、P、或B等杂质，于第1柱状硅层109上部形成扩散层113，于第1鳍状硅层105上部形成扩散层115、116，于第2柱状硅层110上部形成扩散层114，于第2鳍状硅层106上部形成扩散层115、116。 
如图19所示，去除第2氮化膜112和第3氧化膜111。 
如图20所示进行热处理。第1鳍状硅层105上部与第2鳍状硅层106上部的扩散层115、116是接触而成为扩散层117。为了藉由以上步骤而作成为栅极后制，于第1柱状硅层109上部、第1鳍状硅层105上部和第1柱状硅层109下部植入杂质而形成扩散层113、117，于第2柱状硅层110上部、第2鳍状硅层106上部和第2柱状硅层110下部植入杂质而形成扩散层114、117。 
其次，显示为了作成为栅极后制，以多晶硅作成第1多晶硅栅极电极119b、第2多晶硅栅极电极119a及多晶硅栅极配线119c的制造方法。由于作成为栅极后制，于沉积层间绝缘膜后，会因化学机械研磨而使多晶硅栅极电极及多晶硅栅极配线露出，故必须采用不因化学机械研磨而导致柱状硅层上部露出的方式。 
如图21所示，形成栅极绝缘膜118，沉积多晶硅119，并予以平坦化。平坦化后的多晶硅119的上表面是作成为较第1柱状硅层109上部的扩散层113之上的栅极绝缘膜118还高且较第2柱状硅层110上部的扩散层114之上的栅极绝缘膜118还高的位置。藉此，由于作 成为栅极后制于沉积层间绝缘膜后，在因化学机械研磨而使多晶硅栅极及多晶硅栅极配线露出时，则成为不会因化学机械研磨而使柱状硅层上部露出的方式。 
另外，沉积第3氮化膜120。该第3氮化膜120是于第1鳍状硅层105上部与第2鳍状硅层106上部形成硅化物时，为阻碍于第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c上部形成硅化物的膜。 
如图22所示，形成用以形成第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c的第3阻剂121。较佳是使成为栅极配线的部分对于第1鳍状硅层105与第2鳍状硅层106正交。此乃为了减低栅极配线与衬底间的寄生电容。 
如图23所示，蚀刻第3氮化膜120，蚀刻多晶硅119，形成第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c。 
如图24所示，蚀刻栅极绝缘膜118。 
如图25所示，去除第3阻剂121。 
藉由上述而显示为了作成栅极后制，而以多晶硅形成第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c的制造方法。形成第1多晶硅栅极电极119b、第1多晶硅栅极电极119a、及多晶硅栅极配线119c后的多晶硅的上表面是成为较第1柱状硅层109上部的扩散层113之上的栅极绝缘膜118为高，且较第2柱状硅层110上部的扩散层114之上的栅极绝缘膜118还高的位置。 
其次，显示于第1鳍状硅层105上部的扩散层117上部与第2鳍状硅层106上部的扩散层117上部形成硅化物的制造方法。 
其特征在于，在第1多晶硅栅极电极119b、第2多晶硅栅极119a、及多晶硅栅极配线119c的上部、以及第1柱状硅层109上部的扩散层113、第2柱状硅层110上部的扩散层114没有形成硅化物。若欲作成于第1柱状硅层109上部的扩散层113、第2柱状硅层110上部的扩散层114形成硅化物则将增加制造步骤。 
如图26所示，沉积第4氮化膜122。 
如图27所示，蚀刻第4氮化膜122而使残留成侧壁(side wall)状。 
如图28所示，沉积Ni、Co等金属，将硅化物123形成于第1鳍状硅层105与第2鳍状硅层106上部的扩散层117的上部。此时，第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c被第4氮化膜122、第3氮化膜120所覆盖，第1柱状硅层109上的扩散层113与第2柱状硅层110上的扩散层114由于被栅极绝缘膜118、第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多 晶硅栅极配线119c覆盖，故没有形成硅化物。 
藉由上述而显示于第1鳍状硅层105上部的扩散层117上部与第2鳍状硅层106上部的扩散层117的上部形成硅化物的制造方法。 
其次，显示沉积层间绝缘膜125，并使第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c露出，且蚀刻第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c后，沉积金属126，形成第1金属栅极电极126b、第2金属栅极电极126a、及金属栅极配线126c的栅极后制的制造方法。 
如图29所示，为了保护硅化物123而沉积第5氮化膜124。 
如图30所示，沉积层间绝缘膜125，藉由化学机械研磨而平坦化。 
如图31所示，藉由化学机械研磨而使第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c露出。 
如图32所示，蚀刻第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c。较佳为使用湿蚀刻。 
如图33所示沉积金属126，并平坦化，且于原为第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c的部份埋入金属126。较佳为使用原子层沉积。 
如图34所示，蚀刻金属126，露出第1柱状硅层109上部的扩散层113上的栅极绝缘膜118及第2柱状硅层110上部的扩散层114上的栅极绝缘膜118。形成第1金属栅极电极126b、第2金属栅极电极126a、及金属栅极配线126c。 
显示了沉积层间绝缘膜125，并使第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c露出，且将第1多晶硅栅极电极119b、第2多晶硅栅极电极119a、及多晶硅栅极配线119c蚀刻后，沉积金属126，形成第1金属栅极电极126b、第2金属栅极电极126a、及金属栅极配线126c的栅极后制的制造方法。 
其次，显示用以形成接触部(contact)的制造方法。由于在第1柱状硅层109上部的扩散层113及第2柱状硅层110上部的扩散层114上并未形成有硅化物，故接触部与第1柱状硅层109上部的扩散层113将成为直接连接，接触部与第2柱状硅层110上部的扩散层114即成为直接连接。 
如图35所示，沉积层间绝缘膜127并平坦化。 
如图36所示，于第1柱状硅层109上部与第2柱状硅层110上部形成用以形成接触孔的第4阻剂128。 
如图37所示，蚀刻层间绝缘膜127，形成接触孔129。 
如图38所示，去除第4阻剂128。 
如图39所示，在金属栅极配线126c上、第1鳍状硅层105与第2鳍状硅层106上形成用以形成接触孔的第5阻剂130。 
如图40所示，蚀刻层间绝缘膜127、125而形成接触孔131、132。 
如图41所示，去除第5阻剂130。 
如图42所示，蚀刻层间绝缘膜127与栅极绝缘膜118，使硅化物123与扩散层113、114露出。 
如图43所示，沉积金属，形成接触部133、134、135。藉由上述而显示用以形成接触部的制造方法。由于在第1柱状硅层109上部的扩散层113及第2柱状硅层110上部的扩散层114上并未形成有硅化物，故接触部134与第1柱状硅层109上部的扩散层113将成为直接连接，接触部134与第2柱状硅层110上部的扩散层114将成为直接连接。 
其次，显示用以形成金属配线层的制造方法。 
如图44所示，沉积金属136。 
如图45所示，形成用以形成金属配线的第6阻剂137、138、139。 
如图46所示，蚀刻金属136，形成金属配线140、141、142。 
如图47所示，去除第6阻剂137、138、139。 
藉由上述而显示用以形成金属配线层的制造方法。 
将上述制造方法的结果示于图1。 
成为具有： 
第1鳍状硅层105，形成于衬底101上；第2鳍状硅层106，形成于衬底101上；第1绝缘膜107，前述第1鳍状硅层105和第2鳍状硅层106是于各自的端部连接而形成封闭回路，前述第1绝缘膜107是形成于前述第1鳍状硅层105和第2鳍状硅层106的周围；第1柱状硅层109，形成于第1鳍状硅层105上；第2柱状硅层110，形成于第2鳍状硅层106上；第1柱状硅层109的直径是与第1鳍状硅层105的宽度相同；第2柱状硅层110的直径是与第2鳍状硅层106的宽度相同；扩散层117，形成于第1鳍状硅层105的上部与第1柱状硅层109的下部；扩散层113，形成于第1柱状硅层109的上部；扩散层117，形成于第2鳍状硅层106的上部与第2柱状硅层110的下部；扩散层114，形成于第2柱状硅层110的上部；硅化物123，形成于第1鳍状硅层105上部与第2鳍状硅层106上部的扩散层117的上部；栅极绝缘膜118，形成于第1柱状硅层109的周围；第1金属栅极电极126b，形成于栅极绝缘膜118的周围；栅极绝缘膜118，形成于第2柱状硅层110的周围；第2金属栅极电极126a，形成于栅极绝缘膜118的周围；金属栅极配线126c，延伸在与连接于第1金属栅极电极126b与第2金属栅极电极126a的第1鳍状硅层105与第2鳍状硅层106正交的方向；接触部134，形成在形成于第1柱状硅层109上部的扩散层113上；以及接触部134，形成在形成于第2柱状硅层110上部的扩散层114上；且形成于第1柱状硅层109上部的扩散层113与接触部134 直接连接；形成于第2柱状硅层110上部的扩散层114与接触部134直接连接的构造。 
依据上述，即可提供减低栅极配线与衬底间的寄生电容，为栅极后制工序，且由一个虚拟图案形成二个晶体管的SGT制造方法及其结果的SGT构造。 
(主要组件符号说明) 
101   硅衬底 
102   第2氧化膜、虚拟图案 
103   第1阻剂 
104   第1氮化膜、第1氮化膜侧壁 
105   第1鳍状硅层 
106   第2鳍状硅层 
107   第1绝缘膜 
108   第2阻剂 
109   第1柱状硅层 
110   第2柱状硅层 
111   第3氧化膜 
112   第2氮化膜 
113   扩散层 
114   扩散层 
115   扩散层 
116   扩散层 
117   扩散层 
118   栅极绝缘膜 
119   多晶硅 
119a  第2多晶硅栅极电极 
119b  第1多晶硅栅极电极 
119c  多晶硅栅极配线 
120   第3氮化膜 
121   第3阻剂 
122   第4氮化膜 
123   硅化物 
124   第5氮化膜 
125   层间绝缘膜 
126   金属 
126a  第2金属栅极电极 
126b  第1金属栅极电极 
126c  金属栅极配线 
127   层间绝缘膜 
128   第4阻剂 
129   接触孔 
130   第5阻剂 
131   接触孔 
132   接触孔 
133   接触部 
134   接触部 
135   接触部 
136   金属 
137   第6阻剂 
138   第6阻剂 
139   第6阻剂 
140   金属配线 
141   金属配线 
142   金属配线 

Claims (7)

1.一种半导体器件的製造方法，其特征在于，具有下述步驟： 
第1步骤，于衬底上形成第1鳍状硅层与第2鳍状硅层，前述第1鳍状硅层和第2鳍状硅层是于各者的端部连接而形成封闭回路，于前述第1鳍状硅层与第2鳍状硅层的周围形成第1绝缘膜，于前述第1鳍状硅层的上部形成第1柱状硅层，于前述第2鳍状硅层的上部形成第2柱状硅层，前述第1柱状硅层的直径是与前述第1鳍状硅层的宽度相同，前述第2柱状硅层的直径是与前述第2鳍状硅层的宽度相同； 
第2步骤，前述第1步骤后，于前述第1柱状硅层上部、前述第1鳍状硅层上部及前述第1柱状硅层下部植入杂质形成扩散层，于前述第2柱状硅层上部、前述第2鳍状硅层上部及前述第2柱状硅层下部植入杂质形成扩散层； 
第3步骤，前述第2步骤后，作成栅极绝缘膜、第1多晶硅栅极电极、第2多晶硅栅极电极及多晶硅栅极配线，前述栅极绝缘膜覆盖前述第1柱状硅层与前述第2柱状硅层的周围和上部，前述第1多晶硅栅极电极与前述第2多晶硅栅极电极覆盖前述栅极绝缘膜，前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线形成后的多晶硅的上表面为较前述第1柱状硅层上部的前述扩散层上的前述栅极绝缘膜与前述第2柱状硅层上部的前述扩散层上的前述栅极绝缘膜更高的位置； 
第4步骤，前述第3步骤后，于前述第1鳍状硅层上部的前述扩散层上部与前述第2鳍状硅层上部的前述扩散层上部形成硅化物； 
第5步骤，前述第4步骤后，沉积层间绝缘膜，露出前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线，蚀刻前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线后，沉积金属，形成第1金属栅极电极、第2金属栅极电极及金属栅极配线，前述金属栅极配线延伸于与连接于前述第1金属栅极电极和第2金属栅极电极的前述第1鳍状硅层和第2鳍状硅层正交的方向；以及 
第6步骤，前述第5步骤后，形成接触部，前述第1柱状硅层上部的前述扩散层与前述接触部为直接连接，前述第2柱状硅层上部的前述扩散层与前述接触部为直接连接。 
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，于前述第1步骤中，为了于衬底上形成虚拟图案而沉积第2氧化膜，并形成用以形成虚拟图案的第1阻剂，蚀刻前述第2氧化膜，形成虚拟图案，去除前述第1阻剂，沉积第1氮化膜，蚀刻前述第1氮化膜使其 残留为侧壁状，于前述虚拟图案周围形成第1氮化膜侧壁，去除前述虚拟图案，以前述第1氮化膜侧壁作为掩模而蚀刻前述硅衬底，形成在各者的端部连接而形成封闭回路的第1鳍状硅层和第2鳍状硅层，于前述第1鳍状硅层与第2鳍状硅层周围形成第1绝缘膜，去除前述第1氮化膜侧壁，回蚀前述第1绝缘膜，露出前述第1鳍状硅层的上部与前述第2鳍状硅层的上部，以正交于前述第1鳍状硅层与前述第2鳍状硅层的方式形成第2阻剂，蚀刻前述第1鳍状硅层与前述第2鳍状硅层，并去除前述第2阻剂，藉此以使前述第1鳍状硅层与前述第2阻剂正交的部分成为第1柱状硅层的方式形成前述第1柱状硅层，以使前述第2鳍状硅层与前述第2阻剂正交的部分成为前述第2柱状硅层的方式形成第2柱状硅层。 
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，于前述第1步骤后，前述第2步骤中，于第1步骤后的构造全体沉积第3氧化膜，形成第2氮化膜，蚀刻前述第2氮化膜且使其残留为侧壁状，植入杂质，于第1柱状硅层上部、第1鳍状硅层上部、第2柱状硅层上部及第2鳍状硅层上部形成扩散层，去除前述第2氮化膜与前述第3氧化膜，进行热处理。 
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，于前述第2步骤后，前述第3步骤中，以包围硅柱的方式形成栅极绝缘膜，沉积多晶硅，以使平坦化后的前述多晶硅的上表面成为较前述第1柱状硅层上部的扩散层上的前述栅极绝缘膜高且较前述第2柱状硅层上部的扩散层上的前述栅极绝缘膜高的位置的方式进行平坦化，沉积第3氮化膜，形成第1多晶硅栅极电极、第2多晶硅栅极电极、以及用以形成多晶硅栅极配线的第3阻剂，蚀刻前述第3氮化膜，蚀刻前述多晶硅，形成前述第1多晶硅栅极电极和前述第2多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述栅极绝缘膜，去除前述第3阻剂。 
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，于前述第3步骤后的构造全体，沉积第4氮化膜，蚀刻前述第4氮化膜且使其残留成侧壁状，沉积金属，于第1鳍状硅层和第2鳍状硅层上部的扩散层的上部形成硅化物。 
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，于前述第4步骤后的构造全体，沉积第5氮化膜，沉积层间绝缘膜，以化学机械研磨平坦化，以化学机械研磨使第1多晶硅栅极电极和第2多晶硅栅极电极以及多晶硅栅极配线露出，蚀刻前述第1多晶硅栅极电 极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线，沉积金属，于具有前述第1多晶硅栅极电极和前述第2多晶硅栅极电极以及前述多晶硅栅极配线的部分埋设前述金属，蚀刻前述金属，使第1柱状硅层上部的扩散层上的栅极绝缘膜和第2柱状硅层上部的扩散层上的栅极绝缘膜露出，形成第1金属栅极电极、第2金属栅极电极、金属栅极配线。 
7.一种半导体器件，其特征在于，构成为具有： 
第1鳍状硅层，形成于衬底上； 
第2鳍状硅层，与形成于衬底上的前述第1鳍状硅层一起于各者的端部连接而形成封闭回路； 
第1绝缘膜，形成于前述第1鳍状硅层和前述第2鳍状硅层的周围； 
第1硅层，形成于前述第1鳍状硅层上，且具有与前述第1鳍状硅层的宽度相同的直径； 
第2硅层，形成于前述第2鳍状硅层上，且具有与前述第2鳍状硅层的宽度相同的直径； 
形成于前述第1鳍状硅层的上部与前述第1柱状硅层的下部的扩散层； 
形成于前述第1柱状硅层的上部的扩散层； 
形成于前述第2鳍状硅层的上部与前述第2柱状硅层的下部的扩散层； 
形成于前述第2柱状硅层的上部的扩散层； 
硅化物，形成于前述第1鳍状硅层上部与前述第2鳍状硅层上部的扩散层的上部； 
形成于前述第1柱状硅层的周围的栅极绝缘膜； 
第1金属栅极电极，形成于前述栅极绝缘膜的周围； 
形成于前述第2柱状硅层的周围的栅极绝缘膜； 
第2金属栅极电极，形成于前述栅极绝缘膜的周围； 
金属栅极配线，延伸在与连接于前述第1金属栅极电极和前述第2金属栅极电极的前述第1鳍状硅层和前述第2鳍状硅层正交的方向； 
形成在形成于前述第1柱状硅层上部的扩散层上的接触部；以及 
形成在形成于前述第2柱状硅层上部的扩散层上的接触部； 
且形成于前述第1柱状硅层上部的扩散层与前述接触部直接连接，形成于前述第2柱状硅层上部的扩散层与前述接触部直接连接。 
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