CN103270585A - 半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
本发明的课题为提供一种CMOS SGT的制造方法及属于其结果的SGT的构造，是属于栅极后制制程，且从一个虚似图案形成nMOS SGT及pMOS SGT。本发明是以具有下述步骤来解决上述课题：在衬底上形成第一及第二鳍状硅层，且在前述第一及第二鳍状硅层的周围形成第一绝缘膜，并在前述第一及第二鳍状硅层的上部形成第一及第二柱状硅层的步骤；将杂质植入前述第一柱状硅层上部、前述第一鳍状硅层上部及前述第一柱状硅层下部而形成n型扩散层的步骤；将杂质植入前述第二柱状硅层上部、前述第二鳍状硅层上部及前述第二柱状硅层下部而形成p型扩散层的步骤；制作栅极绝缘膜与第一及第二多晶硅栅极电极的步骤；于前述第一及前述第二鳍状硅层上部的前述扩散层上部形成硅化物的步骤；以及堆积层间绝缘层，且将前述第一及第二多晶硅栅极电极予以露出，并在对前述第一及前述第二多晶硅栅极电极进行蚀刻后，堆积金属而形成第一及第二金属栅极电极的步骤。
Description
技术领域
本发明涉及一种半导体器件的制造方法及半导体器件。
背景技术
半导体集成电路，其中尤其使用MOS晶体管(transistor)的集成电路是逐渐迈向高集成化。伴随着该高集成化，其中所使用的MOS晶体管是细微化至进入纳米(nano)领域。随着MOS晶体管细微化的进行，泄漏电流(leakagecurrent)的抑制变得困难，且有因确保必须电流量的要求而难以使电路的占有面积缩小的问题。为了解决如此的问题，是提案有对于衬底将源极(source)、栅极(gate)、漏极(drain)朝垂直方向配置，且栅极围绕柱状半导体层的构造的Surrounding Gate Transistor(围绕栅极晶体管，SGT)(例如专利文献1、专利文献2、专利文献3)
借由将金属(metal)而非多晶硅(polysilicon)用于栅极电极，是可抑制空乏化，且可使栅极电极低电阻化。然而，必须使在形成金属栅极后的后工序为恒常考量金属栅极所造成的金属污染的制造工序。
再者，在以往的MOS晶体管中，为了使金属栅极制程(proccess)及高温制程皆可达成，在高温制程后制作金属栅极的金属栅极后制（gate last）制程是用于实际的制品上(非专利文献1)。使用多晶硅制作栅极，之后，在堆积层间绝缘膜后，借由化学机械研磨使多晶硅栅极露出，并在对多晶硅进行蚀刻(etching)后，堆积金属。因此，为了在SGT中亦可同时达成金属栅极制程及高温制程，必须使用在高温制程后制作金属栅极的金属栅极后制程。在SGT中，由于柱状硅层是位于比栅极更高的位置，故为了使用金属栅极后制程是需要多一层功夫。
再者，为了减低栅极配线与衬底间的寄生电容，在以往的MOS晶体管中是使用第一绝缘膜。例如，在FINFET(鳍式场效晶体管)(非专利文献2)中，是在一个鳍(fin)状半导体层的周围形成第一绝缘膜，并对第一绝缘膜进行蚀刻使鳍状半导体层露出，而减低栅极配线与衬底间的寄生电容。因此，为了在SGT中亦可减低栅极配线与衬底间的寄生电容，必须使用第一绝缘膜。在SGT中，由于除了鳍状半导体层以外亦有柱状半导体，故为了形成柱状半导体是需要多一层功夫。
另一方面，习知有一种从一个虚似图案(dummy pattern)形成二个晶体管的FINFET(例如专利文献4)。在虚似图案的周围形成侧壁，并以该侧壁作为掩模对衬底进行蚀刻，藉此形成鳍，而从一个虚似图案形成二个晶体管。
由于为二个晶体管，故可使一个为nMOS晶体管，而另一个为pMOS晶体管。
（先前技术文献）
（专利文献）
(专利文献1)：日本特开平2-71556号公报
(专利文献2)：日本特开平2-188966号公报
(专利文献3)：日本特开平3-145761号公报
(专利文献4)：日本特开2011-71235号公报
（非专利文献）
(非专利文献1)：IEDM（国际电子组件会议）2007K.Mistry等,247-250页。
(非专利文献2)：IEDM（国际电子组件会议）2010CC.Wu,等,27.1.1-27.1.4.章节。
发明内容
（发明所欲解决的问题）
因此，本发明的目的在于提供一种CMOS SGT的制造方法及属于该结果的SGT的构造，是减低栅极配线与衬底间的寄生电容，且属于栅极后制程，并从一个虚似图案形成nMOS SGT及pMOS SGT。
（解决问题的手段）
本发明的半导体器件的制造方法包括：第一步骤，是于衬底上形成第一鳍状硅层及第二鳍状硅层，且前述第一鳍状硅层及第二鳍状硅层是在各自的端部连接而形成封闭回路(loop)，并在前述第一鳍状硅层及第二鳍状硅层的周围形成第一绝缘膜，而在前述第一鳍状硅层的上部形成第一柱状硅层，在前述第二鳍状硅层的上部形成第二柱状硅层，其中，前述第一柱状硅层的直径是与前述第一鳍状硅层的宽相同，前述第二柱状硅层的直径是与前述第二鳍状硅层的宽相同；第二步骤，是在前述第一步骤之后，将杂质植入前述第一柱状硅层上部、前述第一鳍状硅层上部及前述第一柱状硅层下部而形成n型扩散层，并将杂质植入前述第二柱状硅层上部、前述第二鳍状硅层上部及前述第二柱状硅层下部而形成p型扩散层；第三步骤，是在前述第二步骤之后，制作栅极绝缘膜、第一多晶硅栅极电极、第二多晶硅栅极电极、及多晶硅栅极配线，其中，前述栅极绝缘膜是覆盖前述第一柱状硅层及前述第二柱状硅层的周围及上部，且前述第一多晶硅栅极电极及前述第二多晶硅栅极电极是覆盖栅极绝缘膜，而前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线形成之后的多晶硅的上表面，是位于比前述第一柱状硅层上部的前述n型扩散层上的前述栅极绝缘膜、及前述第二柱状硅层上部的前述p型扩散层上的前述栅极绝缘膜更高的位置；第四步骤，是在前述第三步骤之后，将硅化物(silicide)形成于前述第一鳍状硅层上部的前述n型扩散层上部、及前述第二鳍状硅层上部的前述p型扩散层上部；第五步骤，在前述第四步骤之后堆积层间绝缘膜，且在露出前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线，并对前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线进行蚀刻后，进行金属堆积，而形成第一金属栅极电极、第二金属栅极电极、及金属栅极配线，其中，该金属配线是朝与连接于前述第一金属栅极电极及第二金属栅极电极的前述第一鳍状硅层及第二鳍状硅层正交的方向延伸；以及第六步骤，是在前述第五步骤之后，形成第一接触部(contact)及第二接触部，其中，前述第一柱状硅层上部的前述n型扩散层是与前述第一接触部直接连接，而前述第二柱状硅层上部的前述p型扩散层是与前述第二接触部直接连接。
再者，前述第一步骤是为了在衬底上形成虚似图案而堆积第二氧化膜，形成用以形成虚似图案的第一阻剂(resist)，对前述第二氧化膜进行蚀刻而形成虚似图案，去除前述第一阻剂，堆积第一氮化膜并对前述第一氮化膜进行蚀刻，使其残留成侧壁(side wall)状，而在前述虚似图案的周围形成第一氮化膜侧壁，去除前述虚似图案而以前述第一氮化膜侧壁作为掩模对前述硅衬底进行蚀刻，而形成在各自的端部连接并形成封闭回路的第一鳍状硅层及第二鳍状硅层，在前述第一鳍状硅层及第二鳍状硅层的周围形成第一绝缘膜；去除前述第一氮化膜侧壁，对前述第一绝缘膜进行反蚀(etch back)，而露出前述第一鳍状硅层的上部及前述第二鳍状硅层的上部，并以与前述第一鳍状硅层及前述第二鳍状硅正交的方式形成第二阻剂，对前述第一鳍状硅层及前述第二鳍状硅层进行蚀刻；借由去除前述第二阻剂，而以前述第一鳍状硅层与前述第二阻剂正交的部分成为第一柱状硅层的方式形成前述第一柱状硅层，及以前述第二鳍状硅层与前述第二阻剂正交的部分成为前述第二柱状硅层的方式形成第二柱状硅层。
再者，前述第一步骤之后的前述第二步骤是对第一步骤后的构造整体堆积第三氧化膜，形成第二氮化膜，对前述第二氮化膜进行蚀刻而使其残留为侧壁状，形成用以形成n型扩散层的第三阻剂，植入杂质而在第一柱状硅层上部及第一鳍状硅层上部形成n型扩散层，去除前述第三阻剂，去除前述第二氮化膜及前述第三氧化膜，进行热处理，堆积第四氧化膜，形成第三氮化膜，对前述第三氮化膜进行蚀刻而使其残留成侧壁状，形成用以形成p型扩散层的第四阻剂，植入杂质而在第二柱状硅层上部及第二鳍状硅层上部形成p型扩散层，去除前述第四阻剂，去除前述第四氮化膜及前述第三氧化膜，进行热处理。
再者，前述第二步骤之后的前述第三步骤是以围绕柱状硅层的方式形成栅极绝缘膜，堆积多晶硅，以平坦化后的前述多晶硅的上表面位于比前述第一柱状硅层上部的n型扩散层上的前述栅极绝缘膜更高，且也比前述第二柱状硅层上部的p型扩散层上的前述栅极绝缘膜更高的位置的方式进行平坦化，堆积第四氮化膜，形成用以形成第一多晶硅栅极电极、第二多晶硅栅极电极及多晶硅栅极配线的第五阻剂，对前述第四氮化膜进行蚀刻，对前述多晶硅进行蚀刻，而形成前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线，对前述栅极绝缘膜进行蚀刻，去除前述第五阻剂。
再者，前述第四步骤是对前述第三步骤之后的构造整体堆积第五氮化膜，对前述第五氮化膜进行蚀刻而使其残留成侧壁状，堆积金属，在第一鳍状硅层及第二鳍状硅层的上部的n型扩散层及p型扩散层的上部形成硅化物。
再者，前述第五步骤是对前述第四步骤之后的构造整体堆积第六氮化膜，堆积层间绝缘膜，借由化学机械研磨进行平坦化，借由化学机械研磨而露出第一多晶硅栅极电极、第二多晶硅栅极电极及多晶硅栅极配线，对前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线进行蚀刻，堆积金属，且将前述金属埋入原本存在有前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线的部分，对前述金属进行蚀刻，而露出第一柱状硅层上部的n型扩散层上的栅极绝缘膜及第二柱状硅层上部的p型扩散层上的栅极绝缘膜，形成第一金属栅极电极、第二金属栅极电极、及金属栅极配线。
再者，本发明的半导体装置包括：第一鳍状硅层，是形成于衬底上；第二鳍状硅层，是形成于衬底上；其中，前述第一鳍状硅层及前述第二鳍状硅层是在各自的端部连接而形成封闭回路；第一绝缘膜，是形成于前述第一鳍状硅层及前述第二鳍状硅层的周围；第一柱状硅层，是形成于前述第一鳍状硅层上；第二柱状硅层，是形成于前述第二鳍状硅层上；其中，前述第一柱状硅层的直径是与前述第一鳍状硅层的宽相同，前述第二柱状硅层的直径是与前述第二鳍状硅层的宽相同；形成于前述第一鳍状硅层上部及前述第一柱状硅层的下部的n型扩散层；形成于前述第一柱状硅层的上部的n型扩散层；形成于前述第二鳍状硅层的上部及前述第二柱状硅层的下部的p型扩散层；形成于前述第二柱状硅层的上部的p型扩散层；硅化物，是形成于前述第一鳍状硅层的上部及前述第二鳍状硅层的上部的n型扩散层及p型扩散层的上部；形成于前述第一柱状硅层的周围的栅极绝缘膜；第一金属栅极电极，是形成于前述栅极绝缘膜的周围；形成于前述第二柱状硅层的周围的栅极绝缘膜；第二金属栅极电极，是形成于前述栅极绝缘膜的周围；金属栅极配线，是朝与连接于前述第一金属栅极电极及前述第二金属栅极电极的前述第一鳍状硅层及前述第二鳍状硅层正交的方向延伸；第一接触部，是形成于形成在前述第一柱状硅层上部的n型扩散层上；以及第二接触部，是形成于形成在前述第二柱状硅层上部的p型扩散层上；形成于前述第一柱状硅层上部的n型扩散层与前述第一接触部是直接连接，而形成于前述第二柱状硅层上部的n型扩散层与前述第二接触部是直接连接。
（发明效果）
依据本发明，可提供一种CMOS SGT的制造方法及属于该结果的SGT的构造，是减低栅极配线与衬底间的寄生电容，且属于栅极后制制程，并从一个虚似图案形成nMOS SGT及pMOS SGT。由于是依据在虚似图案周围形成侧壁，并将该侧壁作为掩模对衬底进行蚀刻，藉此形成鳍，而从一个虚似图案形成二个晶体管的所谓以往的FINFET的制造方法，故可从一个虚似图案容易地形成二个SGT。
由于是二个SGT，而使一个为nMOS SGT，另一个为pMOS SGT，故可从一个虚似图案制作一个CMOS SGT，因此可提供高集成性的CMOS SGT。
除此之外，以往虽于柱状硅层上部形成硅化物，惟由于多晶硅的堆积温度是比用以形成硅化物的温度更高，故硅化物必须在多晶硅栅极形成之后形成，因此若欲在硅柱上部形成硅化物，则有在多晶硅栅极形成后，在多晶硅栅极电极的上部开孔，并在开出的孔的侧壁形成绝缘膜的侧壁之后形成硅化物，而将绝缘膜埋入开出的孔的制造步骤数增加的缺点，因此，由于可使用借由在多晶硅栅极电极及多晶硅栅极配线形成前形成扩散层，并以多晶硅栅极电极覆盖柱状硅层，且仅在鳍状硅层上部形成硅化物，而借由多晶硅制作栅极，之后，在堆积层间绝缘膜后，借由化学机械研磨将多晶硅栅极予以露出，在对多晶硅栅极进行蚀刻后堆积金属的以往的金属栅极后制的制造方法，故可容易地形成金属栅极CMOS SGT。
附图说明
图1中(a)是本发明的半导体器件的平面图。图1中(b)为图1中(a)的X-X'线的剖面图。图1中(c)为图1中(a)的Y-Y'线的剖面图。
图2中(a)是本发明的半导体器件的制造方法的平面图。图2中(b)为图2中(a)的X-X'线的剖面图。图2中(c)为图2中(a)的Y-Y'线的剖面图。
图3中(a)是本发明的半导体器件的制造方法的平面图。图3中(b)为图3中(a)的X-X'线的剖面图。图3中(c)为图3中(a)的Y-Y'线的剖面图。
图4中(a)是本发明的半导体器件的制造方法的平面图。图4中(b)为图4中(a)的X-X'线的剖面图。图4中(c)为图4中(a)的Y-Y'线的剖面图。
图5中(a)是本发明的半导体器件的制造方法的平面图。图5中(b)为图5中(a)的X-X'线的剖面图。图5中(c)为图5中(a)的Y-Y'线的剖面图。
图6中(a)是本发明的半导体器件的制造方法的平面图。图6中(b)为图6中(a)的X-X'线的剖面图。图6中(c)为图6中(a)的Y-Y'线的剖面图。
图7中(a)是本发明的半导体器件的制造方法的平面图。图7中(b)为图7中(a)的X-X'线的剖面图。图7中(c)为图7中(a)的Y-Y'线的剖面图。
图8中(a)是本发明的半导体器件的制造方法的平面图。图8中(b)为图8中(a)的X-X'线的剖面图。图8中(c)为图8中(a)的Y-Y'线的剖面图。
图9中(a)是本发明的半导体器件的制造方法的平面图。图9中(b)为图9中(a)的X-X'线的剖面图。图9中(c)为图9中(a)的Y-Y'线的剖面图。
图10中(a)是本发明的半导体器件的制造方法的平面图。图10中(b)为图10中(a)的X-X'线的剖面图。图10中(c)为图10中(a)的Y-Y'线的剖面图。
图11中(a)是本发明的半导体器件的制造方法的平面图。图11中(b)为图11中(a)的X-X'线的剖面图。图11中(c)为图11中(a)的Y-Y'线的剖面图。
图12中(a)是本发明的半导体器件的制造方法的平面图。图12中(b)为图12中(a)的X-X'线的剖面图。图12中(c)为图12中(a)的Y-Y'线的剖面图。
图13中(a)是本发明的半导体器件的制造方法的平面图。图13中(b)为图13中(a)的X-X'线的剖面图。图13中(c)为图13中(a)的Y-Y'线的剖面图。
图14中(a)是本发明的半导体器件的制造方法的平面图。图14中(b)为图14中(a)的X-X'线的剖面图。图14中(c)为图14中(a)的Y-Y'线的剖面图。
图15中(a)是本发明的半导体器件的制造方法的平面图。图15中(b)为图15中(a)的X-X'线的剖面图。图15中(c)为图15中(a)的Y-Y'线的剖面图。
图16中(a)是本发明的半导体器件的制造方法的平面图。图16中(b)为图16中(a)的X-X'线的剖面图。图16中(c)为图16中(a)的Y-Y'线的剖面图。
图17中(a)是本发明的半导体器件的制造方法的平面图。图17中(b)为图17中(a)的X-X'线的剖面图。图17中(c)为图17中(a)的Y-Y'线的剖面图。
图18中(a)是本发明的半导体器件的制造方法的平面图。图18中(b)为图18中(a)的X-X'线的剖面图。图18中(c)为图18中(a)的Y-Y'线的剖面图。
图19中(a)是本发明的半导体器件的制造方法的平面图。图19中(b)为图19中(a)的X-X'线的剖面图。图19中(c)为图19中(a)的Y-Y'线的剖面图。
图20中(a)是本发明的半导体器件的制造方法的平面图。图20中(b)为图20中(a)的X-X'线的剖面图。图20中(c)为图20中(a)的Y-Y'线的剖面图。
图21中(a)是本发明的半导体器件的制造方法的平面图。图21中(b)为图21中(a)的X-X'线的剖面图。图21中(c)为图21中(a)的Y-Y'线的剖面图。
图22中(a)是本发明的半导体器件的制造方法的平面图。图22中(b)为图22中(a)的X-X'线的剖面图。图22中(c)为图22中(a)的Y-Y'线的剖面图。
图23中(a)是本发明的半导体器件的制造方法的平面图。图23中(b)为图23中(a)的X-X'线的剖面图。图23中(c)为图23中(a)的Y-Y'线的剖面图。
图24中(a)是本发明的半导体器件的制造方法的平面图。图24中(b)为图24中(a)的X-X'线的剖面图。图24中(c)为图24中(a)的Y-Y'线的剖面图。
图25中(a)是本发明的半导体器件的制造方法的平面图。图25中(b)为图25中(a)的X-X'线的剖面图。图25中(c)为图25中(a)的Y-Y'线的剖面图。
图26中(a)是本发明的半导体器件的制造方法的平面图。图26中(b)为图26中(a)的X-X'线的剖面图。图26中(c)为图26中(a)的Y-Y'线的剖面图。
图27中(a)是本发明的半导体器件的制造方法的平面图。图27中(b)为图27中(a)的X-X'线的剖面图。图27中(c)为图27中(a)的Y-Y'线的剖面图。
图28中(a)是本发明的半导体器件的制造方法的平面图。图28中(b)为图28中(a)的X-X'线的剖面图。图28中(c)为图28中(a)的Y-Y'线的剖面图。
图29中(a)是本发明的半导体器件的制造方法的平面图。图29中(b)为图29中(a)的X-X'线的剖面图。图29中(c)为图29中(a)的Y-Y'线的剖面图。
图30中(a)是本发明的半导体器件的制造方法的平面图。图30中(b)为图30中(a)的X-X'线的剖面图。图30中(c)为图30中(a)的Y-Y'线的剖面图。
图31中(a)是本发明的半导体器件的制造方法的平面图。图31中(b)为图31中(a)的X-X'线的剖面图。图31中(c)为图31中(a)的Y-Y'线的剖面图。
图32中(a)是本发明的半导体器件的制造方法的平面图。图32中(b)为图32中(a)的X-X'线的剖面图。图32中(c)为图32中(a)的Y-Y'线的剖面图。
图33中(a)是本发明的半导体器件的制造方法的平面图。图33中(b)为图33中(a)的X-X'线的剖面图。图33中(c)为图33中(a)的Y-Y'线的剖面图。
图34中(a)是本发明的半导体器件的制造方法的平面图。图34中(b)为图34中(a)的X-X'线的剖面图。图34中(c)为图34中(a)的Y-Y'线的剖面图。
图35中(a)是本发明的半导体器件的制造方法的平面图。图35中(b)为图35中(a)的X-X'线的剖面图。图35中(c)为图35中(a)的Y-Y'线的剖面图。
图36中(a)是本发明的半导体器件的制造方法的平面图。图36中(b)为图36中(a)的X-X'线的剖面图。图36中(c)为图36中(a)的Y-Y'线的剖面图。
图37中(a)是本发明的半导体器件的制造方法的平面图。图37中(b)为图37中(a)的X-X'线的剖面图。图37中(c)为图37中(a)的Y-Y'线的剖面图。
图38中(a)是本发明的半导体器件的制造方法的平面图。图38中(b)为图38中(a)的X-X'线的剖面图。图38中(c)为图38中(a)的Y-Y'线的剖面图。
图39中(a)是本发明的半导体器件的制造方法的平面图。图39中(b)为图39中(a)的X-X'线的剖面图。图39中(c)为图39中(a)的Y-Y'线的剖面图。
图40中(a)是本发明的半导体器件的制造方法的平面图。图40中(b)为图40中(a)的X-X'线的剖面图。图40中(c)为图40中(a)的Y-Y'线的剖面图。
图41中(a)是本发明的半导体器件的制造方法的平面图。图41中(b)为图41中(a)的X-X'线的剖面图。图41中(c)为图41中(a)的Y-Y'线的剖面图。
图42中(a)是本发明的半导体器件的制造方法的平面图。图42中(b)为图42中(a)的X-X'线的剖面图。图42中(c)为图42中(a)的Y-Y'线的剖面图。
图43中(a)是本发明的半导体器件的制造方法的平面图。图43中(b)为图43中(a)的X-X'线的剖面图。图43中(c)为图43中(a)的Y-Y'线的剖面图。
图44中(a)是本发明的半导体器件的制造方法的平面图。图44中(b)为图44中(a)的X-X'线的剖面图。图44中(c)为图44中(a)的Y-Y'线的剖面图。
图45中(a)是本发明的半导体器件的制造方法的平面图。图45中(b)为图45中(a)的X-X'线的剖面图。图45中(c)为图45中(a)的Y-Y'线的剖面图。
图46中(a)是本发明的半导体器件的制造方法的平面图。图46中(b)为图46中(a)的X-X'线的剖面图。图46中(c)为图46中(a)的Y-Y'线的剖面图。
图47中(a)是本发明的半导体器件的制造方法的平面图。图47中(b)为图47中(a)的X-X'线的剖面图。图47中(c)为图47中(a)的Y-Y'线的剖面图。
图48中(a)是本发明的半导体器件的制造方法的平面图。图48中(b)为图48中(a)的X-X'线的剖面图。图48中(c)为图48中(a)的Y-Y'线的剖面图。
图49中(a)是本发明的半导体器件的制造方法的平面图。图49中(b)为图49中(a)的X-X'线的剖面图。图49中(c)为图49中(a)的Y-Y'线的剖面图。
图50中(a)是本发明的半导体器件的制造方法的平面图。图50中(b)为图50中(a)的X-X'线的剖面图。图50中(c)为图50中(a)的Y-Y'线的剖面图。
图51中(a)是本发明的半导体器件的制造方法的平面图。图51中(b)为图51中(a)的X-X'线的剖面图。图51中(c)为图51中(a)的Y-Y'线的剖面图。
图52中(a)是本发明的半导体器件的制造方法的平面图。图52中(b)为图52中(a)的X-X'线的剖面图。图52中(c)为图52中(a)的Y-Y'线的剖面图。
(主要组件符号说明)
101 硅衬底
102 第2氧化膜、虚拟图案
103 第1阻剂
104 第1氮化膜、第1氮化膜侧壁
105 第2鳍状硅层
106 第1鳍状硅层
107 第1绝缘膜
108 第2阻剂
109 第2柱状硅层
110 第1柱状硅层
111 第3氧化膜
112 第2氮化膜
113 第3阻剂
115 n型扩散层
116 n型扩散层
117 n型扩散层
118 n型扩散层
119 第4氧化膜
120 第3氮化膜
121 第4阻剂
122 p型扩散层
123 p型扩散层
124 p型扩散层
125 p型扩散层
126 栅极绝缘膜
127 多晶硅
127a 第1多晶硅栅极电极
127b 第2多晶硅栅极电极
127c 多晶硅栅极配线
128 第4氮化膜
129 第5阻剂
130 第5氮化膜
131 硅化物
132 第6氮化膜
133 层间绝缘膜
134 金属
134a 第1金属栅极电极
134b 第2金属栅极电极
134c 金属栅极配线
135 层间绝缘膜
136 第6阻剂
137 第2接触孔
138 第1接触孔
139 第7阻剂
140 第3接触孔
141 第4接触孔
142 第3接触部
143 第2接触部
144 第1接触部
145 第4接触部
146 金属
147 第8阻剂
148 第8阻剂
149 第8阻剂
150 第8阻剂
151 金属配线
152 金属配线
153 金属配线
154 金属配线
具体实施方式
以下，参照图2至图52说明用以形成本发明实施形态的SGT构造的制造步骤。
显示于衬底上形成第一鳍状硅层及第二鳍状硅层，且于前述第一鳍状硅层及第二鳍状硅层的周围形成第一绝缘膜，并于前述第一鳍状硅层的上部形成第一柱状硅层，于前述第二鳍状硅层的上部形成第二柱状硅层的制造方法。
如图2所示，为了于硅衬底101上形成虚似图案而堆积第二氧化膜102。亦可为氮化膜、或氧化膜与多晶硅的积层膜。
如图3所示，形成用以形成虚似图案的第一阻剂103。
如图4所示，对第二氧化膜102进行蚀刻，形成虚似图案102。
如图5所示，去除第一阻剂103。
如图6所示，堆积第一氮化膜104
如图7所示，对第一氮化膜104进行蚀刻，且使其残留成侧壁状。第一氮化膜侧壁104是形成于虚似图案102的周围。借由使用该形成出的第一氮化膜侧壁104对硅进行蚀刻，而形成在各自的端部连接而形成有封闭回路的第一鳍状硅层106及第二鳍状硅层105。
如图8所示，去除虚似图案102。
如图9所示，将第一氮化膜侧壁104作为掩模而对硅衬底101进行蚀刻，而形成在各自的端部连接而形成有封闭回路的第一鳍状硅层106及第二鳍状硅层105。
如图10所示，于前述第1鳍状硅层106及前述第2鳍状硅层105的周围形成第一绝缘膜107。亦可使用由高密度等离子(plasma)所产生的氧化膜或低压化学气相堆积所产生的氧化膜作为第一绝缘膜。
如图11所示，去除第一氮化膜侧壁104。若在硅蚀刻中或氧化膜堆积中已去除第一氮化膜侧壁104的情形，则无需此步骤。
如图12所示，对第一绝缘膜107进行反蚀，而露出第一鳍状硅层106的上部及第二鳍状硅层105的上部。
如图13所示，以正交于第一鳍状硅层106及第二鳍状硅层105的方式形成第二阻剂108。第一鳍状硅层106及第二鳍状硅层105与阻剂108正交的部分是成为柱状硅层的部分。由于可使用线(line)状的阻剂，故图形化后阻剂倒下的可能性较低，而成为稳定的制程。
如图14所示，对第一鳍状硅层106及第二鳍状硅层105进行蚀刻。第一鳍状硅层106与第二阻剂108正交的部分成为第一柱状硅层110。第二鳍状硅层105与第二阻剂108正交的部分成为第二柱状硅层109。因此，第一柱状硅层110的直径是成为与第一鳍状硅层106的宽相同。第二柱状硅层109的直径是成为与第二鳍状硅层105的宽相同。
第一鳍状硅层106的上部是形成有第一柱状硅层110，而第二鳍状硅层105的上部是形成有第二柱状硅层109，而成为于第一鳍状硅层106、第二鳍状硅层105的周围形成有第一绝缘膜107的构造。
如图15所示，去除第二阻剂108。
接着，显示为了作成栅极后制，而在第一柱状硅层110上部、第一鳍状硅层106上部及第一柱状硅层110下部植入杂质而形成n型扩散层，在第二柱状硅层109上部、第二鳍状硅层105上部及第二柱状硅层109下部植入杂质而形成p型扩散层的制造方法。
如图16所示，堆积第三氧化膜111，而形成第二氮化膜112。之后，由于要在柱状硅层上部成为由栅极绝缘膜及多晶硅栅极电极所覆盖，故在覆盖前于柱状硅层上部形成扩散层。
如图17所示，对第二氮化膜112进行蚀刻，而使其残留成侧壁状。
如图18所示，为了将杂质植入于第一柱状硅层110上部、第一鳍状硅层106上部及第一柱状硅层110下部而形成n型扩散层，是形成第三阻剂113。
如图19所示，植入砷或磷等杂质，而在第一柱状硅层110上部形成n型扩散层115，在第一鳍状硅层106上部形成n型扩散层116、117。
如图20所示，去除第三阻剂113。
如图21所示，去除第二氮化膜112及第三氧化膜111。
如图22所示进行热处理。第一鳍状硅层106上部的n型扩散层116、117接触而形成n型扩散层118。
如图23所示，堆积第四氧化膜119而形成第三氮化膜120。之后，由于柱状硅层上部是由栅极绝缘膜及多晶硅栅极电极所覆盖，故在覆盖之前是在柱状硅层上部形成扩散层。
如图24所示，对第三氮化膜120进行蚀刻，而使其残留成侧壁状。
如图25所示，为了将杂质植入于第二柱状硅层109上部、第二鳍状硅层105上部及第二柱状硅层109下部而形成p型扩散层，是形成第四阻剂121。
如图26所示，植入硼(boron)等杂质，而在第二柱状硅层109上部形成p型扩散层122，在第二鳍状硅层105上部形成p型扩散层123、124。
如图27所示，去除第四阻剂121。
如图28所示，去除第三氮化膜120及第四氧化膜119。
如图29所示进行热处理。第二鳍状硅层105上部的p型扩散层123、124接触而形成p型扩散层125。
为了以上述的方式而作成栅极后制，是将杂质植入于第一柱状硅层110上部、第一鳍状硅层106上部及第一柱状硅层110下部而形成n型扩散层115、118，将杂质植入于第二柱状硅层109上部、第二鳍状硅层105上部及第二柱状硅层109下部而形成p型扩散层122、125。
由于借由上述方式是可使一个为nMOS SGT，而另一个为pMOS SGT，故可从一个虚似图案产生一个CMOS SGT。
再者，若将虚似图案的线宽设为最小加工大小F，则由于第一柱状硅层110及第二柱状硅层109之间成为最小加工大小F，故可将用以进行杂质导入的阻剂掩模的校正(alignment)余裕设为F／2，而可容易地进行pMOS及nMOS的组件分离。
接着，显示为了作成栅极后制，而以多晶硅制作第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c。由于为了作为栅极后制是在堆积层间绝缘膜后，借由化学机械研磨而露出多晶硅栅极电极及多晶硅栅极配线，故必须使柱状硅层上部不会由于化学机械研磨而露出。
如图30所示形成栅极绝缘膜126，且堆积多晶硅127并进行平坦化。平坦化后的多晶硅127的上表面是作成位于比第一柱状硅层110上部的n型扩散层115之上的栅极绝缘膜126更高，且比第二柱状硅层109上部的p型扩散层122上的栅极绝缘膜126更高的位置。藉此，在为了作成栅极后制而堆积层间绝缘膜后，借由化学机械研磨而露出多晶硅栅极电极及多晶硅栅极配线时，使柱状硅层上部不会因化学机械研磨而露出。
再者，堆积第四氮化膜128。该第四氮化膜128是在将硅化物形成于第一鳍状硅层106上部及第二鳍状硅层105上部时，用以阻碍在第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c上部形成硅化物的膜。
如图31所示，形成用以形成第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c的第五阻剂129。对于第一鳍状硅层106及第二鳍状硅层105成为栅极配线的部分是以正交为佳。此是为了减低栅极配线与衬底间的寄生电容。
如图32所示，对第四氮化膜128进行蚀刻，且对多晶硅127进行蚀刻，而形成第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c。
如图33所示，对栅极绝缘膜126进行蚀刻。
如图34所示，去除第五阻剂129。
以上述方式显示了为了作成栅极后制，而以多晶硅形成第一多晶硅栅极电极127a、第二多晶硅栅极电极127及多晶硅栅极配线127c的制造方法。形成第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c后的多晶硅的上表面是位于比第一柱状硅层110上部的n型扩散层115上的栅极绝缘膜126更高，且比第二柱状硅层109上部的p型扩散层122上的栅极绝缘膜126更高的位置。
接着，显示于第一鳍状硅层106上部的n型扩散层118上部及第二鳍状硅层105上部的p型扩散层125上部形成硅化物的制造方法。
在第一多晶硅栅极电极127a、第二多晶硅栅极127b及多晶硅栅极配线127c上部、第一柱状硅层110上部的n型扩散层115、以及第二柱状硅层109上部的p型扩散层122是以不形成硅化物为特征。若欲在第一柱状硅层110上部的n型扩散层115及第二柱状硅层109上部的p型扩散层122形成硅化物，则会增大制造步骤。
如图35所示，堆积第五氮化膜130。
如图36所示，对第五氮化膜130进行蚀刻，而使其残留成侧壁状。
如图37所示，堆积镍(nickel)、钴(cobalt)的金属，并将硅化物131形成于第一鳍状硅层106及第二鳍状硅层105的上部的n型扩散层118及p型扩散层125的上部。此时，由于第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c是由第五氮化膜130、第四氮化膜128所覆盖，且第一柱状硅层110上的n型扩散层115及第二柱状硅层109上的p型扩散层122是由栅极绝缘膜126、第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c所覆盖，故不会形成硅化物。
以上述方式显示了将硅化物形成于第一鳍状硅层106上部的n型扩散层118上部、及第二鳍状硅层105上部的p型扩散层125上部的制造方法。
接着，显示堆积层间绝缘膜133，且露出第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c，并在对第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c进行蚀刻后，堆积金属134，而形成第一金属栅极电极134a、第二金属栅极电极134b及金属栅极配线134c的栅极后制的制造方法。
如图38所示，为了保护硅化物131，堆积第六氮化膜132。
如图39所示，堆积层间绝缘膜133，并以化学机械研磨进行平坦化。
如图40所示，以化学机械研磨而将第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c予以露出。
如图41所示，对第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c进行蚀刻。以湿式蚀刻(wet etching)为佳。
如图42所示，堆积金属134并进行平坦化，而将金属134埋入第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c原本所在的部分。以使用原子层堆积为佳。
如图43所示，对金属134进行蚀刻，而将第一柱状硅层110上部的n型扩散层115上的栅极绝缘层126、第二柱状硅层109上部的p型扩散层122上的栅极绝缘膜126予以露出。形成第一金属栅极电极134a、第二金属栅极电极134b、金属栅极配线134c。
显示了堆积层间绝缘膜133，且露出第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c，并在对第一多晶硅栅极电极127a、第二多晶硅栅极电极127b及多晶硅栅极配线127c进行蚀刻后，堆积金属134，而形成第一金属栅极电极134a、第二金属栅极电极134b及金属栅极配线134c的栅极后制的制造方法。
接着，显示用以形成接触部的制造方法。由于不将硅化物形成于第一柱状硅层110上部的n型扩散层115及第二柱状硅层109上部的p型扩散层122，故第一接触部与第一柱状硅层110上部的n型扩散层115是直接连接，且第二接触部与第二柱状硅层109上部的p型扩散层122是直接连接。
如图44所示，堆积层间绝缘膜135并进行平坦化。
如图45所示，形成用以在第一柱状硅层110上部形成第一接触孔138，及用以在第二柱状硅层109上部形成第二接触孔137的第六阻剂136。并且，对层间绝缘膜135进行蚀刻，而形成第一接触孔138、第二接触孔137。
如图46所示，去除第六阻剂136。
如图47所示，在金属栅极配线134c上，形成用以在第一鳍状硅层106及第二鳍状硅层105上形成第三接触孔140及第四接触孔141的第七阻剂139。
如图48所示，对层间绝缘膜135、133进行蚀刻，而形成第三接触孔140及第四接触孔141。
如图49所示，去除第七阻剂139，并对第六氮化膜132与门极绝缘膜126进行蚀刻，而露出硅化物131、n型扩散层115及p型扩散层122，并堆积金属而形成第一接触部144、第二接触部143、第三接触部142、第四接触部145。
以上述方式显示了用以形成接触部的制造方法。由于不将硅化物形成于第一柱状硅层110上部的n型扩散层115及第二柱状硅层109上部的p型扩散层122，故第一接触部与第一柱状硅层110上部的n型扩散层115是直接连接，且第二接触部与第二柱状硅层109上部的p型扩散层122是直接连接。
接着，显示用以形成金属配线层的制造方法。
如图50所示，堆积金属146。
如图51所示，形成用以形成金属配线的第八阻剂147、148、149、150，并对金属146进行蚀刻，而形成金属配线151、152、153、154。
如图52所示，去除第八阻剂147、148、149、150。
以上述方式显示了用以形成金属配线层的制造方法。
上述制造方法的结果是如图1所示。
兹形成下述构造：第一鳍状硅层106，是形成于衬底101上；第二鳍状硅层105，是形成于衬底101上；其中，前述第一鳍状硅层106及第二鳍状硅层105是在各自的端部连接而形成封闭回路；第一绝缘膜107，是形成于第一鳍状硅层106及第二鳍状硅层105的周围；第一柱状硅层110，是形成于第一鳍状硅层106上；第二柱状硅层109，是形成于第二鳍状硅层105上；其中，第一柱状硅层110的直径是与第一鳍状硅层106的宽相同，第二柱状硅层109的直径是与第二鳍状硅层105的宽相同；形成于第一鳍状硅层106上部及第一柱状硅层110的下部的n型扩散层118；形成于第一柱状硅层110的上部的n型扩散层115；形成于第二鳍状硅层105上部及第二柱状硅层109的下部的p型扩散层125；形成于第二柱状硅层109的上部的p型扩散层122；形成于第一鳍状硅层106的上部及第二鳍状硅层105的上部的n型扩散层118及p型扩散层125的上部的硅化物131；形成于第一柱状硅层110的周围的栅极绝缘膜126；第一金属栅极电极134a，是形成于栅极绝缘膜126的周围；形成于第二柱状硅层109的周围的栅极绝缘膜126；第二金属栅极电极134b，是形成于栅极绝缘膜126的周围；朝与连接于第一金属栅极电极134a及第二金属栅极电极134b的第一鳍状硅层106及第二鳍状硅层105正交的方向延伸的金属栅极配线134c；第一接触部144，是形成于形成在第一柱状硅层110上部的n型扩散层115上；以及第二接触部143，是形成于形成在第二柱状硅层109上部的p型扩散层122上；其中，形成于第一柱状硅层110上部的n型扩散层115与第一接触部144是直接连接，而形成于第二柱状硅层109上部的p型扩散层122与第二接触部143是直接连接。
依据上述，可提供一种CMOS SGT的制造方法及属于其结果的SGT的构造，是可减低栅极配线与衬底间的寄生电容，且属于栅极后制制程，并从一个虚似图案形成nMOS SGT及pMOS SGT。
并且，本发明是在不脱离本发明广义的精神及范围的情形下，可有各种实施形态及变形。再者，上述实施形态为用以说明本发明的一种实施例，而并非限定本发明的范围者。
再者，于上述中，分别将p型(包含p+型)及n型(包含n+型)设为相反的导电型者亦包含于本发明的技术范围，此对于所属领域中具有通常知识者是不言可喻。
Claims (7)
1.一种半导体器件的制造方法，其特征在于，具有下述步骤：
第一步骤，是于衬底上形成第一鳍状硅层及第二鳍状硅层，且前述第一鳍状硅层及第二鳍状硅层是在各自的端部连接而形成封闭回路，并在前述第一鳍状硅层及第二鳍状硅层的周围形成第一绝缘膜，而在前述第一鳍状硅层的上部形成第一柱状硅层，在前述第二鳍状硅层的上部形成第二柱状硅层，其中，前述第一柱状硅层的直径是与前述第一鳍状硅层的宽相同，前述第二柱状硅层的直径是与前述第二鳍状硅层的宽相同；
第二步骤，是在前述第一步骤之后，将杂质植入前述第一柱状硅层上部、前述第一鳍状硅层上部及前述第一柱状硅层下部而形成n型扩散层，并将杂质植入前述第二柱状硅层上部、前述第二鳍状硅层上部及前述第二柱状硅层下部而形成p型扩散层；
第三步骤，是在前述第二步骤之后，制作栅极绝缘膜、第一多晶硅栅极电极、第二多晶硅栅极电极、及多晶硅栅极配线，其中，前述栅极绝缘膜是覆盖前述第一柱状硅层及前述第二柱状硅层的周围及上部，且前述第一多晶硅栅极电极及前述第二多晶硅栅极电极是覆盖栅极绝缘膜，而前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线形成之后的多晶硅的上表面，是位于比前述第一柱状硅层上部的前述n型扩散层上的前述栅极绝缘膜、及前述第二柱状硅层上部的前述p型扩散层上的前述栅极绝缘膜更高的位置；
第四步骤，在前述第三步骤之后，将硅化物形成于前述第一鳍状硅层上部的前述n型扩散层上部、及前述第二鳍状硅层上部的前述p型扩散层上部；
第五步骤，在前述第四步骤之后，堆积层间绝缘膜，露出前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线，对前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线进行蚀刻后，进行金属堆积，而形成第一金属栅极电极、第二金属栅极电极、及金属栅极配线，其中，该金属栅极配线是朝与连接于前述第一金属栅极电极及第二金属栅极电极的前述第一鳍状硅层及第二鳍状硅层正交的方向延伸；以及
第六步骤，在前述第五步骤之后，形成第一接触部及第二接触部，其中，前述第一柱状硅层上部的前述n型扩散层是与前述第一接触部直接连接，而前述第二柱状硅层上部的前述p型扩散层是与前述第二接触部直接连接。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，前述第1步骤是为了在前述衬底上形成虚似图案而堆积第二氧化膜，形成用以形成虚似图案的第一阻剂，对前述第二氧化膜进行蚀刻而形成虚似图案，去除前述第一阻剂，堆积第一氮化膜并对前述第一氮化膜进行蚀刻，使其残留成侧壁状，而在前述虚似图案的周围形成第一氮化膜侧壁，去除前述虚似图案而以前述第一氮化膜侧壁作为掩模对前述硅衬底进行蚀刻，而形成在各自的端部连接并形成封闭回路的第一鳍状硅层及第二鳍状硅层，在前述第一鳍状硅层及第二鳍状硅层的周围形成第一绝缘膜；
去除前述第一氮化膜侧壁，对前述第一绝缘膜进行反蚀，而露出前述第一鳍状硅层的上部及前述第二鳍状硅层的上部，并以与前述第一鳍状硅层及前述第二鳍状硅正交的方式形成第二阻剂，对前述第一鳍状硅层及前述第二鳍状硅层进行蚀刻；
借由去除前述第二阻剂，而以前述第一鳍状硅层与前述第二阻剂正交的部分成为第一柱状硅层的方式形成前述第一柱状硅层，及以前述第二鳍状硅层与前述第二阻剂正交的部分成为前述第二柱状硅层的方式形成第二柱状硅层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，前述第一步骤之后的前述第二步骤是对第一步骤后的构造整体堆积第三氧化膜，形成第二氮化膜，对前述第二氮化膜进行蚀刻而使其残留为侧壁状，形成用以形成n型扩散层的第三阻剂，植入杂质而在第一柱状硅层上部及第一鳍状硅层上部形成n型扩散层，去除前述第三阻剂，去除前述第二氮化膜及前述第三氧化膜，进行热处理，堆积第四氧化膜，形成第三氮化膜，对前述第三氮化膜进行蚀刻而使其残留成侧壁状，形成用以形成p型扩散层的第四阻剂，植入杂质而在第二柱状硅层上部及第二鳍状硅层上部形成p型扩散层，去除前述第四阻剂，去除前述第四氮化膜及前述第三氧化膜，进行热处理。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，前述第二步骤之后的前述第三步骤是以围绕柱状硅层的方式形成栅极绝缘膜，堆积多晶硅，
以平坦化后的前述多晶硅的上表面位于比前述第一柱状硅层上部的n型扩散层上的前述栅极绝缘膜更高，且也比前述第二柱状硅层上部的p型扩散层上的前述栅极绝缘膜更高的位置的方式进行平坦化，堆积第四氮化膜，形成用以形成第一多晶硅栅极电极、第二多晶硅栅极电极及多晶硅栅极配线的第五阻剂，对前述第四氮化膜进行蚀刻，对前述多晶硅进行蚀刻，而形成前述第一多晶硅栅极电极、前述第二多晶硅栅极电极、及前述多晶硅栅极配线，对前述栅极绝缘膜进行蚀刻，去除前述第五阻剂。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，前述第四步骤是对前述第三步骤之后的构造整体堆积第五氮化膜，对前述第五氮化膜进行蚀刻而使其残留成侧壁状，堆积金属，在第一鳍状硅层及第二鳍状硅层的上部的n型扩散层及p型扩散层的上部形成硅化物。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，前述第五步骤是对前述第四步骤之后的构造整体堆积第六氮化膜，堆积层间绝缘膜，借由化学机械研磨进行平坦化，借由化学机械研磨而露出第一多晶硅栅极电极、第二多晶硅栅极电极及多晶硅栅极配线，对前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线进行蚀刻，堆积金属，且将前述金属埋入原本存在有前述第一多晶硅栅极电极、前述第二多晶硅栅极电极及前述多晶硅栅极配线的部分，对前述金属进行蚀刻，而露出第一柱状硅层上部的n型扩散层上的栅极绝缘膜及第二柱状硅层上部的p型扩散层上的栅极绝缘膜，形成第一金属栅极电极、第二金属栅极电极、及金属栅极配线。
7.一种半导体器件，其特征在于，包括：
第一鳍状硅层，是形成于衬底上；
第二鳍状硅层，是形成于衬底上；其中，前述第一鳍状硅层及前述第二鳍状硅层是在各自的端部连接而形成封闭回路；
第一绝缘膜，是形成于前述第一鳍状硅层及前述第二鳍状硅层的周围；
第一柱状硅层，是形成于前述第一鳍状硅层上；
第二柱状硅层，是形成于前述第二鳍状硅层上；
其中，前述第一柱状硅层的直径是与前述第一鳍状硅层的宽相同，前述第二柱状硅层的直径是与前述第二鳍状硅层的宽相同；
形成于前述第一鳍状硅层上部及前述第一柱状硅层的下部的n型扩散层；
形成于前述第一柱状硅层的上部的n型扩散层；
形成于前述第二鳍状硅层的上部及前述第二柱状硅层的下部的p型扩散层；
形成于前述第二柱状硅层的上部的p型扩散层；
硅化物，是形成于前述第一鳍状硅层的上部及前述第二鳍状硅层的上部的n型扩散层及p型扩散层的上部；
形成于前述第一柱状硅层的周围的栅极绝缘膜；
第一金属栅极电极，是形成于前述栅极绝缘膜的周围；
形成于前述第二柱状硅层的周围的栅极绝缘膜；
第二金属栅极电极，是形成于前述栅极绝缘膜的周围；
金属栅极配线，是朝与连接于前述第一金属栅极电极及前述第二金属栅极电极的前述第一鳍状硅层及前述第二鳍状硅层正交的方向延伸；
第一接触部，是形成于形成在前述第一柱状硅层上部的n型扩散层上；以及
第二接触部，是形成于形成在前述第二柱状硅层上部的p型扩散层上；
形成于前述第一柱状硅层上部的n型扩散层与前述第一接触部是直接连接，而形成于前述第二柱状硅层上部的n型扩散层与前述第二接触部是直接连接。
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