CN103262234A - 半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
半导体器件的制造方法具有：在硅衬底(101)上形成平面状硅层(107)、与第1及第2柱状硅层(104、105)的步骤；形成栅极绝缘膜(109)，且在周围堆积金属膜(110)及多晶硅(111)并平坦化，再进行蚀刻而使第1及第2柱状硅层的上部露出的步骤。进一步具有形成第1及第2绝缘膜边壁(201、200)，且形成第1及第2栅极电极(117b、117a)与栅极配线(117c)的步骤；在第1柱状硅层的上下部形成n型扩散层，且在第2柱状硅层的上下部形成p型扩散层的步骤；在第1及第2绝缘膜边壁与第1及第2栅极电极与栅极配线的侧壁形成第3绝缘膜边壁(202)的步骤；及形成硅化物(133)的步骤。
Description
技术领域
本发明涉及一种半导体器件的制造方法及半导体器件。
背景技术
半导体集成电路中，尤其使用MOS(Metal Oxide Semiconductor,金属氧化物半导体)晶体管(transistor)的集成电路，已经走向高集成化的一途。随着此高集成化，其中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。当此种MOS晶体管的微细化进展时，会有难以抑制泄漏(leak)电流，且因为要求要确保必要的电流量，而极难以缩小电路之占据面积的问题。为了解决此种问题，乃提出一种相对于衬底将源极(source)、栅极(gate)、漏极(drain)配置于垂直方向，且使栅极电极包围柱状半导体层的构造的环绕式栅极晶体管(Surrounding Gate Transistor,SGT)(请参照例如专利文献1、专利文献2、专利文献3)。
依据此技术，借由在栅极电极使用金属(metal)而非多晶硅(polysilicon)，即可抑制空乏化，并且可将栅极电极予以低电阻化。
然而，形成金属栅极的后步骤，恒常需要设为考虑到因为金属栅极所导致的金属污染的制造步骤。
在以往的SGT的制造方法中，氮化膜硬掩模(hard mask)是在形成形成为柱状的硅柱，且形成硅柱下部的扩散层之后堆积栅极材料，之后再将栅极材料平坦化进行回蚀(etch back)，而在硅柱与氮化膜硬掩模的侧壁形成绝缘膜边壁(side wall)。之后，形成供栅极配线用的阻剂图案(resist pattern)，且于将栅极材料蚀刻之后，将氮化膜硬掩模去除，而在硅柱上部形成扩散层(请参照例如专利文献4)。
在此种方法中，由于是在形成硅柱下部的扩散层之后形成栅极电极，且在硅柱上部形成扩散层，所以硼的扩散速度快，而砷的扩散速度慢，因此在构成为CMOS(Complementary Metal Oxide Semiconductor，互补式金属氧化物半导体)SGT时，会难以对NMOS(Negative channel Metal OxideSemiconductor，N信道金属氧化物半导体)、PMOS(Positive channel MetalOxide Semiconductor，P信道金属氧化物半导体)各者进行最佳的热处理。
因此，就要个别形成硅柱下部、上部，且将氮化膜硬掩模去除，故步骤数会增加。
此外，在以往的SGT的制造方法中，是在形成硅柱之后，于硅柱上部、下部形成扩散层，且堆积栅极材料。之后，在将栅极材料平坦化，进行回蚀，且于硅柱的侧壁形成绝缘膜边壁之后，将栅极材料进行蚀刻，且形成浮动栅极(floating gate)之后，将绝缘膜边壁去除(请参照例如专利文献5)。
在此种方法中，由于在将栅极材料进行蚀刻，且形成浮动栅极时，在硅柱上部仅存在栅极绝缘膜，因此在蚀刻中会有栅极绝缘膜被蚀刻，硅柱被蚀刻的可能。
此外，由于是在形成浮动栅极之后，将绝缘膜边壁去除，因此步骤数会增加。
（先前技术文献）
（专利文献）
(专利文献1)：日本特开平2-71556号公报
(专利文献2)：日本特开平2-188966号公报
(专利文献3)：日本特开平3-145761号公报
(专利文献4)：日本特开2009-182317号公报
(专利文献5)：日本特开2006-310651号公报
发明内容
（发明所欲解决的问题）
因此，本发明的目的在提供一种步骤数少，且在栅极的蚀刻中使硅柱上部受到保护的半导体器件(SGT)的制造方法、及半导体器件(SGT的构造)。
（解决问题的手段）
本发明的半导体器件的制造方法包括：第1步骤，在硅衬底上形成平面状硅层，且在前述平面状硅层上形成第1柱状硅层与第2柱状硅层；第2步骤，于前述第1步骤之后，在前述第1及前述第2柱状硅层周围形成栅极绝缘膜，且在前述栅极绝缘膜周围堆积金属膜及多晶硅并且予以平坦化，且借由进行蚀刻使前述第1及前述第2柱状硅层的上部露出，在前述第1柱状硅层的上部侧壁形成第1绝缘膜边壁(side wall)，在前述第2柱状硅层的上部侧壁形成第2绝缘膜边壁，在前述栅极绝缘膜周围形成由金属膜与多晶硅的叠层构造所构成的第1栅极电极与第2栅极电极，且形成连接于前述第1栅极电极与前述第2栅极电极的栅极配线；第3步骤，于前述第2步骤之后，在前述第1柱状硅层的上部形成第1n型扩散层，在前述第1柱状硅层的下部与前述平面状硅层的上部形成第2n型扩散层，在前述第2柱状硅层的上部形成第1p型扩散层，且在前述第2柱状硅层的下部与前述平面状硅层的上部形成第2p型扩散层；第4步骤，于前述第3步骤之后，在前述第1及前述第2绝缘膜边壁与前述第1及前述第2栅极电极与前述栅极配线的侧壁形成第3绝缘膜边壁；及第5步骤，于前述第4步骤之后，在前述第1及前述第2n型扩散层上与前述第1及前述第2p型扩散层上与前述栅极配线上形成硅化物(silicide)。
较佳为在前述硅衬底上形成用以形成前述第1及前述第2柱状硅层的第1阻剂，将前述硅衬底进行蚀刻，形成前述第1及前述第2柱状硅层，且将前述第1阻剂去除，形成用以形成前述平面状硅层的第2阻剂，且将前述硅衬底进行蚀刻，形成前述平面状硅层，且将前述第2阻剂予以去除。
较佳为在形成有形成于前述硅衬底上的前述平面状硅层、形成于前述平面状硅层上的前述第1柱状硅层、形成于前述平面状硅层上的第2柱状硅层、及在前述平面状硅层周围形成有第1绝缘膜的构造中，在前述第1及前述第2柱状硅层周围形成前述栅极绝缘膜；
在前述栅极绝缘膜周围形成金属膜，且堆积多晶硅并且进行平坦化，将前述多晶硅进行蚀刻，使前述金属膜露出，且将前述多晶硅进行蚀刻，使前述第1及前述第2柱状硅层的上部露出；
将前述金属膜进行蚀刻，堆积第2氧化膜与第1氮化膜，且将前述第1氮化膜蚀刻为边壁状，借以形成氮化膜边壁；
前述第2氧化膜与前述氮化膜边壁成为前述第1及前述第2绝缘膜边壁；
为了形成前述第1及前述第2栅极电极与前述栅极配线，以覆盖前述第1及前述第2柱状硅层的上部的方式形成第3阻剂；
将前述第2氧化膜进行蚀刻，且将前述多晶硅进行蚀刻，将前述金属膜进行蚀刻，且在形成前述第1及前述第2栅极电极与前述栅极配线之后，将前述第3阻剂予以去除。
较佳为形成用以形成第1n型扩散层与第2n型扩散层的第4阻剂且注入砷，形成前述第1及前述第2n型扩散层，将前述第4阻剂去除，且于堆积第3氧化膜之后进行热处理；
将前述第3氧化膜去除，将前述第2氧化膜与前述栅极绝缘膜进行蚀刻，前述第2氧化膜被蚀刻残存于前述第1及前述第2柱状硅层周围而成为氧化膜边壁；
前述氧化膜边壁与前述氮化膜边壁成为前述第1绝缘膜边壁，并且前述氧化膜边壁与前述氮化膜边壁成为前述第2绝缘膜边壁；
形成用以形成第1p型扩散层与第2p型扩散层的第5阻剂且注入硼，形成前述第1及前述第2p型扩散层，且将前述第5阻剂予以去除,堆积后,进行热处理。
较佳为进一步堆积第2氮化膜，且将前述第2氮化膜蚀刻为边壁状，借以形成成为第3绝缘膜边壁的氮化膜边壁。
此外，本发明的第2观点的半导体器件具有：
形成于硅衬底上的平面状硅层；
形成于前述平面状硅层上的第1及第2柱状硅层；
形成于前述第1柱状硅层周围的第1栅极绝缘膜；
由形成于前述第1栅极绝缘膜周围的金属膜及多晶硅的叠层构造所构成的第1栅极电极；
形成于前述第2柱状硅层周围的第2栅极绝缘膜；
由形成于前述第2栅极绝缘膜周围的金属膜及多晶硅的叠层构造所构成的第2栅极电极；
连接于前述第1及前述第2栅极电极的栅极配线；
形成于前述第1柱状硅层的上部的第1n型扩散层；
形成于前述第1柱状硅层的下部与前述平面状硅层的上部的第2n型扩散层；
形成于前述第2柱状硅层的上部的第1p型扩散层；
形成于前述第2柱状硅层的下部与前述平面状硅层的上部的第2p型扩散层；
形成于前述第1柱状硅层的上部侧壁与前述第1栅极电极上部的第1绝缘膜边壁；
形成于前述第2柱状硅层的上部侧壁与前述第2栅极电极上部的第2绝缘膜边壁；
形成于前述第1及前述第2绝缘膜边壁与前述第1及前述第2栅极电极与前述栅极配线的侧壁的第3绝缘膜边壁；及
形成于前述第1及前述第2n型扩散层上与前述第1及前述第2p型扩散层上、与栅极配线上的硅化物。
（发明效果）
依据本发明，可提供一种步骤数少，且于栅极蚀刻中使硅柱上部受到保护的半导体器件(SGT)的制造方法、及半导体器件(SGT的构造)。
此外，由于同时形成硅柱下部扩散层、上部扩散层，因此可减少步骤数。
此外，由于为了形成第1及第2栅极电极与栅极配线，以覆盖第1柱状硅层的上部与第2柱状硅层的上部的方式形成第3阻剂，因此第1及第2柱状硅层的上部被第3阻剂所覆盖，故防止蚀刻中栅极绝缘膜被蚀刻，柱状硅层被蚀刻。
此外，第1栅极电极的上部被第1绝缘膜边壁所覆盖，而侧壁则被第3绝缘膜边壁所覆盖。第1绝缘膜边壁的侧壁被第3絶縁膜边壁所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗(contact)在偏离位置于第1栅极电极侧时，接触窗与第1栅极电极短路。
与此相同，第2栅极电极的上部被第2绝缘膜边壁所覆盖，而侧壁则被第3绝缘膜边壁所覆盖。此外，第2绝缘膜边壁的侧壁被第3絶縁膜边壁所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗形成于第2栅极电极附近时，该接触窗偏离位置于第2栅极电极侧时，接触窗与第2栅极电极短路。
附图说明
图1中(a)是本发明的半导体器件的平面图。图1中(b)为图1中(a)的X-X'线的剖面图。图1中(c)为图1中(a)的Y-Y'线的剖面图。
图2中(a)是本发明的半导体器件的制造方法的平面图。图2中(b)为图2中(a)的X-X'线的剖面图。图2中(c)为图2中(a)的Y-Y'线的剖面图。
图3中(a)是本发明的半导体器件的制造方法的平面图。图3中(b)为图3中(a)的X-X'线的剖面图。图3中(c)为图3中(a)的Y-Y'线的剖面图。
图4中(a)是本发明的半导体器件的制造方法的平面图。图4中(b)为图4中(a)的X-X'线的剖面图。图4中(c)为图4中(a)的Y-Y'线的剖面图。
图5中(a)是本发明的半导体器件的制造方法的平面图。图5中(b)为图5中(a)的X-X'线的剖面图。图5中(c)为图5中(a)的Y-Y'线的剖面图。
图6中(a)是本发明的半导体器件的制造方法的平面图。图6中(b)为图6中(a)的X-X'线的剖面图。图6中(c)为图6中(a)的Y-Y'线的剖面图。
图7中(a)是本发明的半导体器件的制造方法的平面图。图7中(b)为图7中(a)的X-X'线的剖面图。图7中(c)为图7中(a)的Y-Y'线的剖面图。
图8中(a)是本发明的半导体器件的制造方法的平面图。图8中(b)为图8中(a)的X-X'线的剖面图。图8中(c)为图8中(a)的Y-Y'线的剖面图。
图9中(a)是本发明的半导体器件的制造方法的平面图。图9中(b)为图9中(a)的X-X'线的剖面图。图9中(c)为图9中(a)的Y-Y'线的剖面图。
图10中(a)是本发明的半导体器件的制造方法的平面图。图10中(b)为图10中(a)的X-X'线的剖面图。图10中(c)为图10中(a)的Y-Y'线的剖面图。
图11中(a)是本发明的半导体器件的制造方法的平面图。图11中(b)为图11中(a)的X-X'线的剖面图。图11中(c)为图11中(a)的Y-Y'线的剖面图。
图12中(a)是本发明的半导体器件的制造方法的平面图。图12中(b)为图12中(a)的X-X'线的剖面图。图12中(c)为图12中(a)的Y-Y'线的剖面图。
图13中(a)是本发明的半导体器件的制造方法的平面图。图13中(b)为图13中(a)的X-X'线的剖面图。图13中(c)为图13中(a)的Y-Y'线的剖面图。
图14中(a)是本发明的半导体器件的制造方法的平面图。图14中(b)为图14中(a)的X-X'线的剖面图。图14中(c)为图14中(a)的Y-Y'线的剖面图。
图15中(a)是本发明的半导体器件的制造方法的平面图。图15中(b)为图15中(a)的X-X'线的剖面图。图15中(c)为图15中(a)的Y-Y'线的剖面图。
图16中(a)是本发明的半导体器件的制造方法的平面图。图16中(b)为图16中(a)的X-X'线的剖面图。图16中(c)为图16中(a)的Y-Y'线的剖面图。
图17中(a)是本发明的半导体器件的制造方法的平面图。图17中(b)为图17中(a)的X-X'线的剖面图。图17中(c)为图17中(a)的Y-Y'线的剖面图。
图18中(a)是本发明的半导体器件的制造方法的平面图。图18中(b)为图18中(a)的X-X'线的剖面图。图18中(c)为图18中(a)的Y-Y'线的剖面图。
图19中(a)是本发明的半导体器件的制造方法的平面图。图19中(b)为图19中(a)的X-X'线的剖面图。图19中(c)为图19中(a)的Y-Y'线的剖面图。
图20中(a)是本发明的半导体器件的制造方法的平面图。图20中(b)为图20中(a)的X-X'线的剖面图。图20中(c)为图20中(a)的Y-Y'线的剖面图。
图21中(a)是本发明的半导体器件的制造方法的平面图。图21中(b)为图21中(a)的X-X'线的剖面图。图21中(c)为图21中(a)的Y-Y'线的剖面图。
图22中(a)是本发明的半导体器件的制造方法的平面图。图22中(b)为图22中(a)的X-X'线的剖面图。图22中(c)为图22中(a)的Y-Y'线的剖面图。
图23中(a)是本发明的半导体器件的制造方法的平面图。图23中(b)为图23中(a)的X-X'线的剖面图。图23中(c)为图23中(a)的Y-Y'线的剖面图。
图24中(a)是本发明的半导体器件的制造方法的平面图。图24中(b)为图24中(a)的X-X'线的剖面图。图24中(c)为图24中(a)的Y-Y'线的剖面图。
图25中(a)是本发明的半导体器件的制造方法的平面图。图25中(b)为图25中(a)的X-X'线的剖面图。图25中(c)为图25中(a)的Y-Y'线的剖面图。
图26中(a)是本发明的半导体器件的制造方法的平面图。图26中(b)为图26中(a)的X-X'线的剖面图。图26中(c)为图26中(a)的Y-Y'线的剖面图。
图27中(a)是本发明的半导体器件的制造方法的平面图。图27中(b)为图27中(a)的X-X'线的剖面图。图27中(c)为图27中(a)的Y-Y'线的剖面图。
图28中(a)是本发明的半导体器件的制造方法的平面图。图28中(b)为图28中(a)的X-X'线的剖面图。图28中(c)为图28中(a)的Y-Y'线的剖面图。
图29中(a)是本发明的半导体器件的制造方法的平面图。图29中(b)为图29中(a)的X-X'线的剖面图。图29中(c)为图29中(a)的Y-Y'线的剖面图。
图30中(a)是本发明的半导体器件的制造方法的平面图。图30中(b)为图30中(a)的X-X'线的剖面图。图30中(c)为图30中(a)的Y-Y'线的剖面图。
图31中(a)是本发明的半导体器件的制造方法的平面图。图31中(b)为图31中(a)的X-X'线的剖面图。图31中(c)为图31中(a)的Y-Y'线的剖面图。
图32中(a)是本发明的半导体器件的制造方法的平面图。图32中(b)为图32中(a)的X-X'线的剖面图。图32中(c)为图32中(a)的Y-Y'线的剖面图。
图33中(a)是本发明的半导体器件的制造方法的平面图。图33中(b)为图33中(a)的X-X'线的剖面图。图33中(c)为图33中(a)的Y-Y'线的剖面图。
图34中(a)是本发明的半导体器件的制造方法的平面图。图34中(b)为图34中(a)的X-X'线的剖面图。图34中(c)为图34中(a)的Y-Y'线的剖面图。
图35中(a)是本发明的半导体器件的制造方法的平面图。图35中(b)为图35中(a)的X-X'线的剖面图。图35中(c)为图35中(a)的Y-Y'线的剖面图。
图36中(a)是本发明的半导体器件的制造方法的平面图。图36中(b)为图36中(a)的X-X'线的剖面图。图36中(c)为图36中(a)的Y-Y'线的剖面图。
图37中(a)是本发明的半导体器件的制造方法的平面图。图37中(b)为图37中(a)的X-X'线的剖面图。图37中(c)为图37中(a)的Y-Y'线的剖面图。
图38中(a)是本发明的半导体器件的制造方法的平面图。图38中(b)为图38中(a)的X-X'线的剖面图。图38中(c)为图38中(a)的Y-Y'线的剖面图。
图39中(a)是本发明的半导体器件的制造方法的平面图。图39中(b)为图39中(a)的X-X'线的剖面图。图39中(c)为图39中(a)的Y-Y'线的剖面图。
图40中(a)是本发明的半导体器件的制造方法的平面图。图40中(b)为图40中(a)的X-X'线的剖面图。图40中(c)为图40中(a)的Y-Y'线的剖面图。
图41中(a)是本发明的半导体器件的制造方法的平面图。图41中(b)为图41中(a)的X-X'线的剖面图。图41中(c)为图41中(a)的Y-Y'线的剖面图。
图42中(a)是本发明的半导体器件的制造方法的平面图。图42中(b)为图42中(a)的X-X'线的剖面图。图42中(c)为图42中(a)的Y-Y'线的剖面图。
图43中(a)是本发明的半导体器件的制造方法的平面图。图43中(b)为图43中(a)的X-X'线的剖面图。图43中(c)为图43中(a)的Y-Y'线的剖面图。
图44中(a)是本发明的半导体器件的制造方法的平面图。图44中(b)为图44中(a)的X-X'线的剖面图。图44中(c)为图44中(a)的Y-Y'线的剖面图。
图45中(a)是本发明的半导体器件的制造方法的平面图。图45中(b)为图45中(a)的X-X'线的剖面图。图45中(c)为图45中(a)的Y-Y'线的剖面图。
图46中(a)是本发明的半导体器件的制造方法的平面图。图46中(b)为图46中(a)的X-X'线的剖面图。图46中(c)为图46中(a)的Y-Y'线的剖面图。
图47中(a)是本发明的半导体器件的制造方法的平面图。图47中(b)为图47中(a)的X-X'线的剖面图。图47中(c)为图47中(a)的Y-Y'线的剖面图。
图48中(a)是本发明的半导体器件的制造方法的平面图。图48中(b)为图48中(a)的X-X'线的剖面图。图48中(c)为图48中(a)的Y-Y'线的剖面图。
其中，附图标记说明如下：
101 硅衬底
102 第1阻剂
103 第1阻剂
104 第2柱状硅层
105 第1柱状硅层
106 第2阻剂
107 平面状硅层
108 第1氧化膜
109 栅极绝缘膜
110 金属膜
111 多晶硅
112 第2氧化膜
113 第1氮化膜
114 氮化膜边壁
115 氮化膜边壁
116 第3阻剂
117a 第2栅极电极
117b 第1栅极电极
117c 栅极配线
118 第4阻剂
119 第1n型扩散层
120 第2n型扩散层
121 第3氧化膜
122 氧化膜边壁
123 氧化膜边壁
124 第5阻剂
125 第1p型扩散层
126 第2p型扩散层
127 第2氮化膜
128 氮化膜边壁
129 氮化膜边壁
130 氮化膜边壁
131 硅化物
132 硅化物
133 硅化物
134 硅化物
135 硅化物
136 硅化物
137 硅化物
138 第3氮化膜
139 层间绝缘膜
140 第6阻剂
141 接触窗孔
142 接触窗孔
143 第7阻剂
144 接触窗孔
145 接触窗孔
146 接触窗
147 接触窗
148 接触窗
149 接触窗
150 金属
151 第8阻剂
152 第8阻剂
153 第8阻剂
154 第8阻剂
155 金属配线
156 金属配线
157 金属配线
158 金属配线
200 第2绝缘膜边壁
201 第1绝缘膜边壁
202 第3绝缘膜边壁
具体实施方式
以下一面参照图2至图48一面说明本发明的实施形态的具有SGT构造的半导体器件的制造步骤。
(第1步骤)
以下显示在硅衬底101上形成平面状硅层107，在平面状硅层107上形成第1柱状硅层105与第2柱状硅层104的第1步骤。
首先，如图2所示，在硅衬底101上形成用以形成第1柱状硅层105与第2柱状硅层104的第1阻剂102、103。
接着，如图3所示，将硅衬底101进行蚀刻，形成第1柱状硅层105与第2柱状硅层104。
接下来，如图4所示，将第1阻剂102、103去除。
接下来，如图5所示，形成用以形成平面状硅层107的第2阻剂106。
接下来，如图6所示，将硅衬底101进行蚀刻，形成平面状硅层107。
接下来，如图7所示，将第2阻剂106去除。
借由以上所述，显示在硅衬底101上形成平面状硅层107，在平面状硅层107上形成第1柱状硅层105与第2柱状硅层104的第1步骤。
接着，如图8所示，推积第1氧化膜108并且将其表面予以平坦化。
再者，如图9所示，将第1氧化膜108进行蚀刻，使之残存于平面状硅层107的周围。
(第2步骤)
接着，显示第2步骤，亦即如图9所示，在第1柱状硅层105及第2柱状硅层104周围形成栅极绝缘膜109，在栅极绝缘膜109周围堆积金属膜110与多晶硅111并且将其表面平坦化，且借由蚀刻使第1柱状硅层105与第2柱状硅层104的上部露出。然后，在第1柱状硅层105的上部侧壁形成第1绝缘膜边壁201，在第2柱状硅层104的上部侧壁形成第2绝缘膜边壁200，且在栅极绝缘周围形成由金属膜110及多晶硅111的叠层构造所构成的第1栅极电极117b与第2栅极电极117a。然后，形成连接于第1栅极电极117b与第2栅极电极117a的栅极配线117c的第2步骤。
首先，如图10所示，在第1柱状硅层105及第2柱状硅层104周围形成栅极绝缘膜109。以在此的栅极绝缘膜109的材质而言，可使用氧化膜、氧化膜及氮化膜的叠层构造、氮化膜、或高介电常数膜。
接着，如图11所示，在栅极绝缘膜109周围形成金属膜110。
在此的金属膜110，可使用钛、氮化钛、钽、氮化钽等的可用于栅极电极的金属材料。
接下来，如图12所示，堆积多晶硅111并且将其表面平坦化。
接下来，如图13所示，将多晶硅111进行蚀刻。
接下来，如图14所示，将多晶硅111进行蚀刻，且使金属膜110露出。
接下来，如图15所示，将多晶硅111进行蚀刻，且使第1柱状硅层105及第2柱状硅层的上部露出。
接下来，如图16所示，将金属膜110进行蚀刻。在此，以使用湿式蚀刻(wet etching)为佳。
接下来，如图17所示，堆积第2氧化膜112与第1氮化膜113。
接下来，如图18所示，借由将第1氮化膜113蚀刻而在2个柱状体的侧壁残存为边壁状，形成氮化膜边壁114、115。在此，是由第1氧化膜112与氮化膜边壁115形成第1绝缘膜边壁201。此外，由第1氧化膜112与氮化膜边壁114形成第2绝缘膜边壁200。
接下来，如图19所示，为了形成第1栅极电极117b、第2栅极电极117a、栅极配线117c，以覆盖第1柱状硅层105的上部与第2柱状硅层104的上部的方式形成第3阻剂116。
此时，由于第1柱状硅层105的上部与第2柱状硅层104的上部被第3阻剂所覆盖，因此可防止在蚀刻中栅极绝缘膜109被蚀刻，而防止柱状硅层被蚀刻。
接下来，如图20所示，将第2氧化膜112进行蚀刻。
接下来，如图21所示，将多晶硅111进行蚀刻，将金属膜110进行蚀刻，形成第1栅极电极117b、第2栅极电极117a、栅极配线117c。
接下来，如图22所示，将第3阻剂116去除。
接下来，如图23所示，为了将金属膜110的残渣去除，进行湿式蚀刻。此处理在不存在金属膜110之残渣的情形下可予以省略。
借由以上所述，显示了第2步骤，亦即，在第1柱状硅层105及第2柱状硅层104周围形成栅极绝缘膜109，在栅极绝缘膜109周围堆积金属膜110与多晶硅111并且使其表面平坦化，且进一步借由进行蚀刻使第1柱状硅层105及第2柱状硅层104的上部露出。然后，在第1柱状硅层105的上部侧壁形成第1绝缘膜边壁201，在第2柱状硅层104的上部侧壁形成第2绝缘膜边壁200。然后，在栅极绝缘膜109周围形成由金属膜110与多晶硅111的叠层构造所构成的第1栅极电极117b与第2栅极电极117a。之后，形成连接于第1栅极电极117b与第2栅极电极117a的栅极配线117c的第2步骤。
(第3步骤)
接着显示第3步骤，亦即，在第1柱状硅层105的上部形成第1n型扩散层119，在第1柱状硅层105的下部与平面状硅层107的上部形成第2n型扩散层120。然后，在第2柱状硅层104的上部形成第1p型扩散层125，在第2柱状硅层104的下部与平面状硅层107的上部形成第2p型扩散层126的第3步骤。
首先，如图24所示，形成用以形成第1n型扩散层119与第2n型扩散层120的第4阻剂118。
接着，如图25所示，注入砷，形成第1n型扩散层119与第2n型扩散层120。在此，亦可注入磷以取代砷。
接下来，如图26所示，将第4阻剂118去除，堆积第3氧化膜121。
接下来，参照图27，进行热处理。在此，以对NMOS SGT进行最佳化的热处理为佳。
接下来，如图28所示，将第3氧化膜121去除，且将第2氧化膜112与栅极绝缘膜109进行蚀刻。第2氧化膜112被蚀刻，残存于第1柱状硅层105周围，成为氧化膜边壁123，并且残存于第2柱状硅层104周围，成为氧化膜边壁122。因此，氧化膜边壁123与氮化膜边壁115成为第1绝缘膜边壁201，并且氧化膜边壁122与氮化膜边壁114成为第2绝缘膜边壁200。
接下来，如图29所示，形成用以形成第1p型扩散层125与第2p型扩散层126的第5阻剂124。
接下来，如图30所示，注入硼，形成第1p型扩散层125与第2p型扩散层126。
接下来，如图31所示，将第5阻剂124去除。
接下来，如图32所示，堆积第2氮化膜127。
接下来，参照图33，进行热处理。在此，以对PMOS SGT进行最佳化的热处理为佳。
借由以上所述，显示了第3步骤，亦即，在第1柱状硅层105的上部形成第1n型扩散层119，在第1柱状硅层105的下部与平面状硅层107的上部形成第2n型扩散层120。然后，在第2柱状硅层104的上部形成第1p型扩散层125，在第2柱状硅层104的下部与平面状硅层107的上部形成第2p型扩散层126的第3步骤。
在上述实施例中，是于形成栅极电极后形成第1n型扩散层与第2n型扩散层与第1p型扩散层与第2p型扩散层。然而，不限定于此，亦可在形成柱状硅层与平面状硅层之后，在柱状硅层的侧壁形成边壁，且于之后形成第1n型扩散层与第2n型扩散层，且进一步在之后形成第1p型扩散层及第2p型扩散层，再之后再形成栅极电极。
(第4步骤)
接着显示在第1绝缘膜边壁201、与第2绝缘膜边壁202、与第1栅极电极117b、与第2栅极电极117a、与栅极配线117c的侧壁形成第3绝缘膜边壁202的第4步骤。
首先，如图34所示，将第2氮化膜127进行蚀刻，残存成边壁状，形成氮化膜边壁128、129、130。
在此，氮化膜边壁128成为第3绝缘膜边壁202。
此时，第1栅极电极117b的上部被第1绝缘膜边壁201所覆盖，而侧壁则被第3绝缘膜边壁202所覆盖。此外，第1绝缘膜边壁201的侧壁被第3绝缘膜边壁202所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗，在偏离位置于第1栅极电极侧时，接触窗与第1栅极电极短路。
同样地，第2栅极电极117a的上部被第2绝缘膜边壁200所覆盖，而侧壁则被第3绝缘膜边壁202所覆盖。此外，第2绝缘膜边壁200的侧壁被第3绝缘膜边壁202所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗形成于第2栅极电极117a附近的情形下，在该接触窗偏离位置于第2栅极电极侧时，接触窗与第2栅极电极短路。
借由以上所述，显示了在第1绝缘膜边壁201、第2绝缘膜边壁202、第1栅极电极117b、第2栅极电极117a、栅极配线117c的侧壁形成第3绝缘膜边壁202的第4步骤。
(第5步骤)
接着显示在第1n型扩散层119上、第2n型扩散层120上、第1p型扩散层125、第2p型扩散层126上、栅极配线117c上形成硅化物的第5步骤。
首先，如图35所示，堆积镍或钴的金属并且进行热处理，将未反应的金属去除。借此，在第1n型扩散层119上、第2n型扩散层120上、第1p型扩散层125、第2p型扩散层126上、栅极配线117c上形成硅化物133、134、135、136、132、131、137。此时，第2n型扩散层120与第2p型扩散层126是借由硅化物134、135连接。未将反相器(inverter)的输出端子形成于硅柱下部时，可省略借由硅化物连接第2n型扩散层120与第2p型扩散层126。
借由以上所述，显示了在前述第1n型扩散层119上、前述第2n型扩散层120上、第1p型扩散层125、第2p型扩散层126上、栅极配线117c上形成硅化物的第5步骤。
接下来，如图36所示，堆积第3氮化膜138，且进一步堆积层间绝缘膜139并且使其表面平坦化。
接下来，如图37所示，在第1柱状硅层105上与第2柱状硅层104上形成用以形成接触窗的第6阻剂140。
接下来，如图38所示，将层间绝缘膜139进行蚀刻，形成接触窗孔141、142。
接下来，如图39所示，将第6阻剂140去除。
接下来，如图40所示，在栅极配线117c上、平面状硅层107上，形成用以形成接触窗的第7阻剂143。
接下来，如图41所示，将层间绝缘膜139进行蚀刻，形成接触窗孔144、145。
接下来，如图42所示，将第7阻剂143去除。
接下来，如图43所示，将第3氮化膜138进行蚀刻。
接下来，如图44所示，堆积金属，形成接触窗146、147、148、149。
接下来，如图45所示，堆积供金属配线用的金属150。
接下来，如图46所示，为形成金属配线而形成第8阻剂151、152、153、154。
接下来，如图47所示，将金属150进行蚀刻，形成金属配线155、156、157、158。
接下来，如图48所示，将第8阻剂151、152、153、154去除。
借由以上所述，显示了步骤数少，且在栅极蚀刻中使硅柱上部受到保护的SGT的制造方法。
图1显示借由上述制造方法所获得的半导体器件的构造。
如图1所示，半导体器件具有：
形成于硅衬底101上的平面状硅层107；
形成于前述平面状硅层107上的第1柱状硅层105；
形成于前述平面状硅层107上的第2柱状硅层104；
形成于前述第1柱状硅层105周围的栅极绝缘膜109；
由形成于前述栅极绝缘膜109周围的金属膜110与多晶硅111的叠层构造所构成的第1栅极电极117b；
形成于前述第2柱状硅层104周围的栅极绝缘膜109；
由形成于前述栅极绝缘膜109周围的金属膜110与多晶硅111的叠层构造所构成的第2栅极电极117a；
连接于前述第1栅极电极117b与前述第2栅极电极117a的栅极配线117c；
形成于前述第1柱状硅层105的上部的第1n型扩散层119；
形成于前述第1柱状硅层105的下部与前述平面状硅层107的上部的第2n型扩散层120；
形成于前述第2柱状硅层104的上部的第1p型扩散层125；
形成于前述第2柱状硅层104的下部与前述平面状硅层107的上部的第2p型扩散层126；
形成于前述第1柱状硅层105的上部侧壁与前述第1栅极电极117b上部的第1绝缘膜边壁201；
形成于前述第2柱状硅层104的上部侧壁与前述第2栅极电极117a上部的第2绝缘膜边壁200；
形成于前述第1绝缘膜边壁201与前述第2绝缘膜边壁200与前述第1栅极电极117b与前述第2栅极电极117a与前述栅极配线117c的侧壁的第3绝缘膜边壁202；及
形成于前述第1n型扩散层119上与前述第2n型扩散层120上与前述第1p型扩散层125与前述第2p型扩散层126上、与栅极配线117c上的硅化物133、134、135、136、132、131、137。
此时，第1栅极电极117b的上部被第1绝缘膜边壁201所覆盖，侧壁则被第3绝缘膜边壁202所覆盖。此外，第1绝缘膜边壁201的侧壁被第3绝缘膜边壁202所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗140，在偏离位置于第1栅极电极117b侧时，接触窗140与第1栅极电极117b短路。
此外，同样地，第2栅极电极117a的上部被第2绝缘膜边壁200所覆盖，侧壁则被第3绝缘膜边壁202所覆盖。此外，第2绝缘膜边壁200的侧壁被第3绝缘膜边壁202所覆盖。因此，可防止形成于平面状硅层上部的扩散层上的接触窗形成于第2栅极电极117a附近之情形下，于该接触窗偏离位置于第2栅极电极117a侧时，接触窗与第2栅极电极117a短路。
另外，本发明在不脱离本发明之广义精神与范围下，可作各种实施形态及变形。此外，上述实施形态仅系用以说明本发明之一实施例，非用以限定本发明之范围。
例如，在上述实施例中，将p型(包括p+型)与n型(包括n+型)分别设为相反导电型的半导体器件的制造方法、及借此所获得的半导体器件当然亦包括在本发明的范围中。
Claims (6)
1.一种半导体器件的制造方法，其特征在于，具有下述步骤：
第1步骤，在硅衬底上形成平面状硅层，且在前述平面状硅层上形成第1柱状硅层与第2柱状硅层；
第2步骤，于前述第1步骤之后，在前述第1及前述第2柱状硅层周围形成栅极绝缘膜，且在前述栅极绝缘膜周围堆积金属膜及多晶硅并且予以平坦化，且借由进行蚀刻使前述第1及前述第2柱状硅层的上部露出，在前述第1柱状硅层的上部侧壁形成第1绝缘膜边壁，在前述第2柱状硅层的上部侧壁形成第2绝缘膜边壁，在前述栅极绝缘膜周围形成由金属膜与多晶硅的叠层构造所构成的第1栅极电极与第2栅极电极，且形成连接于前述第1栅极电极与前述第2栅极电极的栅极配线；
第3步骤，于前述第2步骤之后，在前述第1柱状硅层的上部形成第1n型扩散层，在前述第1柱状硅层的下部与前述平面状硅层的上部形成第2n型扩散层，在前述第2柱状硅层的上部形成第1p型扩散层，且在前述第2柱状硅层的下部与前述平面状硅层的上部形成第2p型扩散层；
第4步骤，于前述第3步骤之后，在前述第1及前述第2绝缘膜边壁与前述第1及前述第2栅极电极与前述栅极配线的侧壁形成第3绝缘膜边壁；及
第5步骤，于前述第4步骤之后，在前述第1及前述第2n型扩散层上与前述第1及前述第2p型扩散层上与前述栅极配线上形成硅化物。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在前述硅衬底上形成用以形成前述第1及前述第2柱状硅层的第1阻剂，将前述硅衬底进行蚀刻，形成前述第1及前述第2柱状硅层，且将前述第1阻剂去除，形成用以形成前述平面状硅层的第2阻剂，且将前述硅衬底进行蚀刻，形成前述平面状硅层，且将前述第2阻剂予以去除。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成有形成于前述硅衬底上的前述平面状硅层、形成于前述平面状硅层上的前述第1柱状硅层、形成于前述平面状硅层上的第2柱状硅层、及在前述平面状硅层周围的第1绝缘膜的构造中，在前述第1及前述第2柱状硅层周围形成前述栅极绝缘膜；
在前述栅极绝缘膜周围形成金属膜，且堆积多晶硅并且进行平坦化，将前述多晶硅进行蚀刻，使前述金属膜露出，且将前述多晶硅进行蚀刻，使前述第1及前述第2柱状硅层的上部露出；
将前述金属膜进行蚀刻，堆积第2氧化膜与第1氮化膜，且将前述第1氮化膜蚀刻为边壁状，借以形成氮化膜边壁；
前述第2氧化膜与前述氮化膜边壁成为前述第1及前述第2绝缘膜边壁；
为了形成前述第1及前述第2栅极电极与前述栅极配线，以覆盖前述第1及前述第2柱状硅层的上部的方式形成第3阻剂；
将前述第2氧化膜进行蚀刻，且将前述多晶硅进行蚀刻，将前述金属膜进行蚀刻，且在形成前述第1及前述第2栅极电极与前述栅极配线之后，将前述第3阻剂予以去除。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，形成用以形成第1n型扩散层与第2n型扩散层的第4阻剂且注入砷，形成前述第1及前述第2n型扩散层，将前述第4阻剂去除，且于堆积第3氧化膜之后进行热处理；
将前述第3氧化膜去除，将前述第2氧化膜与前述栅极绝缘膜进行蚀刻，前述第2氧化膜被蚀刻而残存于前述第1及前述第2柱状硅层周围而成为氧化膜边壁；
前述氧化膜边壁与前述氮化膜边壁成为前述第1绝缘膜边壁，并且前述氧化膜边壁与前述氮化膜边壁成为前述第2绝缘膜边壁；
形成用以形成第1p型扩散层与第2p型扩散层的第5阻剂且注入硼，形成前述第1及前述第2p型扩散层，且将前述第5阻剂予以去除，堆积后，进行热处理。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，进一步堆积第2氮化膜，且将前述第2氮化膜蚀刻为边壁状，借以形成成为第3绝缘膜边壁的氮化膜边壁。
6.一种半导体器件，其特征在于，包括：
形成于硅衬底上的平面状硅层；
形成于前述平面状硅层上的第1及第2柱状硅层；
形成于前述第1柱状硅层周围的第1栅极绝缘膜；
由形成于前述第1栅极绝缘膜周围的金属膜及多晶硅的叠层构造所构成的第1栅极电极；
形成于前述第2柱状硅层周围的第2栅极绝缘膜；
由形成于前述第2栅极绝缘膜周围的金属膜及多晶硅的叠层构造所构成的第2栅极电极；
连接于前述第1及前述第2栅极电极的栅极配线；
形成于前述第1柱状硅层的上部的第1n型扩散层；
形成于前述第1柱状硅层的下部与前述平面状硅层的上部的第2n型扩散层；
形成于前述第2柱状硅层的上部的第1p型扩散层；
形成于前述第2柱状硅层的下部与前述平面状硅层的上部的第2p型扩散层；
形成于前述第1柱状硅层的上部侧壁与前述第1栅极电极上部的第1绝缘膜边壁；
形成于前述第2柱状硅层的上部侧壁与前述第2栅极电极上部的第2绝缘膜边壁；
形成于前述第1及前述第2绝缘膜边壁与前述第1及前述第2栅极电极与前述栅极配线的侧壁的第3绝缘膜边壁；及
形成于前述第1及前述第2n型扩散层上与前述第1及前述第2p型扩散层上、与栅极配线上的硅化物。
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