CN103548125A - 半导体装置的制造方法以及半导体装置 - Google Patents

半导体装置的制造方法以及半导体装置 Download PDF

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中村広记
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Abstract

半导体装置的制造方法，包括下述步骤：于鳍状硅层(103)的周围形成第一绝缘膜(104)，于鳍状硅层的上部形成柱状硅层(106)；向柱状硅层上部、鳍状硅层上部与柱状硅层下部注入杂质而形成扩散层；及形成栅极绝缘膜、多晶硅栅极电极(114a)、多晶硅栅极配线(114b)及多晶硅栅极焊垫(114c)。多晶硅栅极电极与多晶硅栅极焊垫的宽度宽于多晶硅栅极配线的宽度。半导体装置的制造方法随后包括下述步骤：堆积层间绝缘膜(120)，并且使多晶硅栅极电极及多晶硅栅极配线露出，对多晶硅栅极电极及多晶硅栅极配线进行蚀刻后，堆积金属层(121)，以形成金属栅极电极(121a)与金属栅极配线(121b)；及形成接触部。

Description

半导体装置的制造方法以及半导体装置
技术领域
本发明涉及一种半导体装置的制造方法以及半导体装置。
背景技术
半导体集成电路、其中使用金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管(transistor)的集成电路正趋于高积体化的方向。随着该高积体化，其中所用的MOS晶体管已微细化至纳米(nano)领域。当MOS晶体管的微细化发展时，漏(leak)电流的抑制变得困难，因而必须确保必要的电流量，为此有时难以减小电路的占有面积。此种情况下，提出有环绕栅极晶体管(Surrounding Gate Transistor，以下简称作SGT)，其采用下述结构，即：相对于基板而沿垂直方向配置源极(source)、栅极(gate)、漏极(drain)，且栅极围绕柱状半导体层(例如参照专利文献1～专利文献3)。
如此，藉由对于栅极电极使用金属(metal)而非多晶硅(poly silicon)，可抑制空乏化，且可实现栅极电极的低电阻化。然而，此种情况下，于形成金属栅极之后的步骤中，必须采用始终将金属栅极引起的金属污染考虑在内的制造步骤。
而且，于之前的MOS晶体管中，为了兼顾其制造时的金属栅极工艺(metalgate process)与高温工艺，于高温工艺后制作金属栅极的后金属栅极工艺(metal gate last process)已得到实用化(例如参照非专利文献1)。
即，之前，MOS晶体管是藉由下述制造方法来制造，即：于以多晶硅来制作栅极之后，自多晶硅之上堆积层间绝缘膜，并藉由化学机械研磨(Chemical Mechanical Polishing，CMP)来使多晶硅栅极露出，然后，利用蚀刻(etching)来对该多晶硅栅极进行加工之后，堆积金属。因此，于SGT中，为了兼顾金属栅极工艺与高温工艺，亦必须使用于高温工艺后制作金属栅极的后金属栅极工艺。于SGT中，柱状硅层的上部是位于比栅极高的位置，因此于使用后金属栅极工艺时，必须耗费一些工夫。
而且，为了降低栅极配线与基板间的寄生电容，于之前的MOS晶体管中使用第1绝缘膜。例如，于鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)(例如参照非专利文献2)中，于1个鳍(fin)状半导体层的周围形成第1绝缘膜，继而对该第1绝缘膜进行回蚀(etch back)，使鳍状半导体层露出，藉此降低栅极配线与基板间的寄生电容。因此，于SGT中，为了降低栅极配线与基板之间产生的寄生电容，亦必须使用第1绝缘膜。再者，SGT除了具备鳍状半导体层以外，还具备柱状半导体层，因此为了形成柱状半导体层，必须耗费一些工夫。
而且，于之前的SGT的制造步骤中，使用屏蔽(mask)并藉由蚀刻来形成柱状硅层的接触(contact)孔之后，使用屏蔽并藉由蚀刻来形成用于平面状硅层与栅极配线的接触孔(例如参照专利文献4)。即，之前为了形成接触部而使用2个屏蔽。
现有技术文献
专利文献
专利文献1：日本专利特开平2-71556号公报
专利文献2：日本专利特开平2-188966号公报
专利文献3：日本专利特开平3-145761号公报
专利文献4：日本专利特开2011-258780号公报
非专利文献
非专利文献1：采用高介电层+金属栅极晶体管、应变硅、9Cu互联层、193nm干式图案化及100％无铅封装的45nm逻辑技术(A 45nm LogicTechnology with High-k+Metal Gate Transistors，Strained Silicon，9 CuInterconnect Layers，193nm Dry Patterning，and 100％ Pb-free Packaging)，IEDM2007 K.Mistry et.al，pp 247-250
非专利文献2：采用高级高介电层/金属栅极方案的高性能22/20nmFinFET CMOS组件(High performance 22/20nm FinFET CMOS devices withadvanced high-K/metal gate scheme)，IEDM2010 CC.Wu，et.al，27.1.1-27.1.4.
发明内容
本发明是有鉴于上述情况而完成，其目的在于提供一种半导体装置的制造方法以及藉由该制造方法获得的半导体装置，上述半导体装置的制造方法降低栅极配线与基板之间产生的寄生电容，其为后栅极工艺且仅使用一片用于接触部的屏蔽。
本发明的第1方面的半导体装置的制造方法的特征在于包括：
第1步骤，于硅基板上形成鳍状硅层，于上述鳍状硅层的周围形成第一绝缘膜，于上述鳍状硅层的上部，以柱状硅层的直径等于上述鳍状硅层的宽度的方式而形成柱状硅层；
第2步骤，继上述第1步骤之后，向上述柱状硅层上部、上述鳍状硅层上部以及上述柱状硅层下部分别注入杂质而形成扩散层；
第3步骤，继上述第2步骤之后，制作栅极绝缘膜、多晶硅栅极电极、多晶硅栅极配线以及多晶硅栅极焊垫(pad)，并且上述栅极绝缘膜覆盖上述柱状硅层的周围及上部，上述多晶硅栅极电极覆盖上述栅极绝缘膜，将形成上述多晶硅栅极电极、上述多晶硅栅极配线及上述多晶硅栅极焊垫之后的多晶硅的上表面，设为比位于上述柱状硅层上部的上述扩散层上的上述栅极绝缘膜高的位置，上述多晶硅栅极电极与上述多晶硅栅极焊垫的宽度宽于上述多晶硅栅极配线的宽度；
第4步骤，继上述第3步骤之后，于上述鳍状硅层上部的上述扩散层上部形成硅化物；
第5步骤，继上述第4步骤之后，堆积层间绝缘膜，而使上述多晶硅栅极电极、上述多晶硅栅极配线与上述多晶硅栅极焊垫露出，对上述多晶硅栅极电极、上述多晶硅栅极配线与上述多晶硅栅极焊垫进行蚀刻，随后，堆积金属层，形成金属栅极电极、金属栅极配线以及金属栅极焊垫，并且，上述金属栅极配线是以沿与上述鳍状硅层正交的方向延伸的方式而形成，上述鳍状硅层连接于上述金属栅极电极；以及
第6步骤，继上述第5步骤之后，形成接触部，上述接触部直接连接上述柱状硅层上部的上述扩散层。
较佳的是：在上述硅基板上形成用于形成鳍状硅层的第1抗蚀剂(resist)，使用上述第1抗蚀剂来对上述硅基板进行蚀刻，以形成上述鳍状硅层，随后去除上述第1抗蚀剂，
在上述鳍状硅层的周围堆积第1绝缘膜，对上述第1绝缘膜进行回蚀，使上述鳍状硅层的上部露出，
以与上述鳍状硅层正交的方式形成第2抗蚀剂，使用上述第2抗蚀剂来对上述鳍状硅层进行蚀刻，并且，去除上述第2抗蚀剂，藉此，以上述鳍状硅层与上述第2抗蚀剂正交的部分成为上述柱状硅层的方式而形成上述柱状硅层。
较佳的是：自具有鳍状硅层、第1绝缘膜及柱状硅层的结构之上，堆积第2氧化膜，于上述第2氧化膜上形成第1氮化膜，并对上述第1氮化膜进行蚀刻，藉此来使该第1氮化膜残存为侧墙(side wall)状，上述鳍状硅层形成于上述硅基板上，上述第1绝缘膜形成于上述鳍状硅层的周围，上述柱状硅层形成于上述鳍状硅层的上部，
随后，藉由注入杂质，从而于上述柱状硅层上部与上述鳍状硅层上部形成扩散层，并且去除上述第1氮化膜与上述第2氧化膜，然后进行热处理。
而且，较佳的是：于具有形成于上述硅基板上的鳍状硅层、形成于上述鳍状硅层的周围的第1绝缘膜、形成于上述鳍状硅层的上部的柱状硅层、形成于上述鳍状硅层的上部与上述柱状硅层的下部的扩散层、及形成于上述柱状硅层的上部的扩散层的结构中，
形成栅极绝缘膜，并堆积多晶硅，并且，对上述多晶硅进行平坦化，以使平坦化后的多晶硅的上表面处于比扩散层上的上述栅极绝缘膜高的位置，上述扩散层位于上述柱状硅层上部，
堆积第2氮化膜，并形成第3抗蚀剂，上述第3抗蚀剂用于形成上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，对上述第2氮化膜进行蚀刻，并对上述多晶硅进行蚀刻，以形成上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，并且对上述栅极绝缘膜进行蚀刻，然后去除第3抗蚀剂。
较佳的是：堆积第3氮化膜，并对上述第3氮化膜进行蚀刻，从而使上述第3氮化膜残存为侧墙状之后，堆积金属层，并于扩散层的上部形成硅化物(silicide)，上述扩散层位于上述鳍状硅层的上部。
较佳的是：堆积第4氮化膜，并堆积层间绝缘膜并且进行平坦化，使上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫露出，并去除上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，向上述多晶硅栅极电极以及上述多晶硅栅极配线与上述多晶硅栅极焊垫存在过的部分埋入金属，并对上述金属进行蚀刻，藉此，使上述柱状硅层上部的上述扩散层上的栅极绝缘膜露出，以形成上述金属栅极电极、上述金属栅极配线以及上述金属栅极焊垫。
较佳的是：藉由堆积第5氮化膜，从而于上述柱状硅层上与上述金属栅极焊垫上形成接触孔，上述第5氮化膜比上述多晶硅栅极配线的宽度的一半厚，且比上述多晶硅栅极电极的宽度的一半及上述多晶硅栅极焊垫的宽度的一半薄。
本发明的第2方面的半导体装置的特征在于包括：
鳍状硅层，形成于硅基板上；
第1绝缘膜，形成于上述鳍状硅层的周围；
柱状硅层，形成于上述鳍状硅层上；
扩散层，上述柱状硅层的直径与上述鳍状硅层的宽度相同，且上述扩散层形成于上述鳍状硅层的上部与上述柱状硅层的下部；
扩散层，形成于上述柱状硅层的上部；
硅化物，形成于位于上述鳍状硅层上部的扩散层的上部；
栅极绝缘膜，形成于上述柱状硅层的周围；
金属栅极电极，形成于上述栅极绝缘膜的周围；
金属栅极配线，沿与上述鳍状硅层正交的方向延伸，上述鳍状硅层连接于上述金属栅极电极；以及
金属栅极焊垫，连接于上述金属栅极配线，
上述金属栅极电极的宽度与上述金属栅极焊垫的宽度宽于上述金属栅极配线的宽度，
上述半导体装置还包括接触部，该接触部形成于在上述柱状硅层上部形成的上述扩散层上，
形成于上述柱状硅层上部的上述扩散层与上述接触部是直接连接。
(发明的效果)
根据本发明，可提供一种半导体装置的制造方法以及藉由该制造方法获得的半导体装置，上述半导体装置的制造方法可降低栅极配线与基板之间产生的寄生电容且为后栅极工艺。
附图说明
图1的(a)是本发明的半导体装置的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图2的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图3的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图4的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图5的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图6的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图7的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图8的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图9的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图10的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图11的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图12的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图13的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图14的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图15的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图16的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图17的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图18的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图19的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图20的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图21的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图22的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图23的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图24的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图25的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图26的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图27的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图28的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图29的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图30的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图31的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图32的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图33的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图34的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图35的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图36的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图37的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图38的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
图39的(a)是用于说明本发明的半导体装置的制造方法的平面图，(b)是(a)的X-X′线上的剖面图，(c)是(a)的Y-Y′线上的剖面图。
具体实施方式
参照附图，来对本发明的实施方式的半导体装置的制造方法以及藉由该制造方法而获得的半导体装置进行说明。
以下，对制造方法进行说明，上述制造方法是于硅基板上形成鳍状硅层，于鳍状硅层的周围形成第1绝缘膜，且于鳍状硅层的上部形成柱状硅层。
首先，如图2的(a)、(b)、(c)所示，于硅基板101上形成用于形成鳍状硅层的第1抗蚀剂102。
继而，如图3的(a)、(b)、(c)所示，藉由对硅基板101进行蚀刻而形成鳍状硅层103。此处，将抗蚀剂作为屏蔽来形成鳍状硅层，但亦可取代抗蚀剂而使用氧化膜或氮化膜等的硬式屏蔽(hard mask)。
继而，如图4的(a)、(b)、(c)所示，去除第1抗蚀剂102。
继而，如图5的(a)、(b)、(c)所示，于鳍状硅层103的周围，藉由堆积而形成包含氧化物的第1绝缘膜104。作为第1绝缘膜，亦可取代此种堆积法，而使用藉由高密度等离子体(plasma)的氧化膜或藉由低压化学气相堆积的氧化膜。
继而，如图6的(a)、(b)、(c)所示，对第1绝缘膜104进行回蚀，使鳍状硅层103的上部露出。至此为止，与专利文献2的鳍状硅层的制法相同。
继而，如图7的(a)、(b)、(c)所示，以与鳍状硅层103正交的方式形成第2抗蚀剂105。鳍状硅层103与抗蚀剂105正交的部分成为柱状硅层。如此，可使用线(line)状的抗蚀剂，因此抗蚀剂于图案(pattern)形成后倒下的可能性低，从而成为稳定的工艺。
继而，如图8的(a)、(b)、(c)所示，藉由蚀刻来使鳍状硅层103成形。藉此，鳍状硅层103与第2抗蚀剂105正交的部分成为柱状硅层106。因此，柱状硅层106的直径是与鳍状硅层103的宽度相等。并且，结果成为如下结构，即：于鳍状硅层103的上部形成柱状硅层106，且于鳍状硅层103的周围形成第1绝缘膜104。
继而，如图9的(a)、(b)、(c)所示，去除第2抗蚀剂105。
以下，对下述方法进行说明，即：向柱状硅层上部、鳍状硅层的上部与柱状硅层下部注入杂质，以形成扩散层。
即，首先，如图10的(a)、(b)、(c)所示，堆积第2氧化膜107，并形成第1氮化膜108。此处，只要可防止向柱状硅层的侧壁注入杂质即可，因此第1氮化膜108只要呈侧墙状地形成于柱状硅层侧壁即可。随后，柱状硅层的上部由栅极绝缘膜以及多晶硅栅极电极予以覆盖，因此可于如此般覆盖之前，于柱状硅层的上部形成扩散层。
继而，如图11的(a)、(b)、(c)所示，对第1氮化膜108进行蚀刻，以使该第1氮化膜108残存为侧墙状。
继而，如图12的(a)、(b)、(c)所示，注入砷、磷、硼等的杂质，于柱状硅层上部形成扩散层110，且于鳍状硅层103的上部形成扩散层109、111。
继而，如图13的(a)、(b)、(c)所示，去除第1氮化膜108与第2氧化膜107。
继而，参照图14的(a)、(b)、(c)来进行热处理。鳍状硅层103上部的扩散层109、111彼此接触，从而形成扩散层112。藉由经过以上的步骤，向柱状硅层106的上部、鳍状硅层103的上部与柱状硅层106的下部注入杂质，从而形成扩散层110、112。
以下，对利用多晶硅来制作多晶硅栅极电极、多晶硅栅极配线以及多晶硅栅极焊垫的方法进行说明。该方法中，堆积层间绝缘膜之后，藉由CMP(化学机械研磨)来使多晶硅栅极电极、多晶硅栅极配线以及多晶硅栅极焊垫露出，因此必须避免柱状硅层的上部因CMP而露出。
即，首先，如图15的(a)、(b)、(c)所示，形成栅极绝缘膜113，并堆积多晶硅114，并且对该多晶硅114的表面进行平坦化。平坦化后的多晶硅114的上表面处于比扩散层110上的栅极绝缘膜113高的位置，所述扩散层110位于柱状硅层106上部。藉此，当在堆积层间绝缘膜后，藉由CMP来使多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c露出时，柱状硅层的上部不会因CMP而露出。
继而，堆积第2氮化膜115。该第2氮化膜115是用于在鳍状硅层103的上部形成硅化物时，防止于多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c的上部形成硅化物。
继而，如图16的(a)、(b)、(c)所示，形成第3抗蚀剂116，该第3抗蚀剂116是用于形成多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c。较为理想的是，多晶硅栅极焊垫114c的成为栅极配线的部分相对于鳍状硅层103而正交，以降低栅极配线与基板之间产生的寄生电容。而且，较佳的是，多晶硅栅极电极114a的宽度与多晶硅栅极焊垫114c的宽度宽于多晶硅栅极配线114b的宽度。
继而，如图17的(a)、(b)、(c)所示，藉由蚀刻而形成第2氮化膜115。
继而，如图18的(a)、(b)、(c)所示，藉由对多晶硅114进行蚀刻，从而形成多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c。
继而，如图19的(a)、(b)、(c)所示，藉由对栅极绝缘膜113进行蚀刻而去除该栅极绝缘膜113的底部。
继而，如图20的(a)、(b)、(c)所示，去除第3抗蚀剂116。
藉由经过以上的步骤，从而利用多晶硅形成多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c。
此处，形成有多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c之后的多晶硅的上表面，处于比柱状硅层106上部的扩散层110上的栅极绝缘膜113高的位置。
以下，对在鳍状硅层上部形成硅化物的方法进行说明。该方法的特征在于：于多晶硅栅极电极114a、多晶硅栅极配线114b、多晶硅栅极焊垫114c的上部以及柱状硅层106的上部的扩散层110上，不形成硅化物。再者，于在柱状硅层106上部的扩散层110上形成硅化物的情况下，会导致制造步骤数增加，因而不佳。
首先，如图21的(a)、(b)、(c)所示，堆积第3氮化膜117。
继而，如图22的(a)、(b)、(c)所示，对第3氮化膜117进行蚀刻，藉此使该第3氮化膜117残存为侧墙状。
继而，如图23的(a)、(b)、(c)所示，藉由堆积镍、钴等的金属，而于鳍状硅层103上部的扩散层112的上部形成硅化物118。此时，多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c是由第3氮化膜117、第2氮化膜115予以覆盖，柱状硅层106上的扩散层110是由栅极绝缘膜113、多晶硅栅极电极114a以及多晶硅栅极配线114b予以覆盖，因此不会形成硅化物。
藉由经过以上的步骤，从而于鳍状硅层103的上部形成硅化物。
以下表示后栅极的制造方法，即：于藉由上述步骤而获得的结构物上堆积层间绝缘膜之后，藉由CMP来使多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c露出，并藉由蚀刻来去除多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c之后，堆积金属。
即，首先，如图24的(a)、(b)、(c)所示，为了保护硅化物118而堆积第4氮化膜119。
继而，如图25的(a)、(b)、(c)所示，堆积层间绝缘膜120，并且藉由CMP来对该层间绝缘膜120的表面进行平坦化。
继而，如图26的(a)、(b)、(c)所示，藉由CMP来使多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c露出。
继而，如图27的(a)、(b)、(c)所示，对多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c进行蚀刻。此处，较为理想的是使用湿式(wet)蚀刻。
继而，如图28的(a)、(b)、(c)所示，堆积金属121，并且对该金属121的表面进行平坦化，以向多晶硅栅极电极114a、多晶硅栅极配线114b以及多晶硅栅极焊垫114c存在过的部分埋入金属121。对于此处的埋入，较佳的是使用原子层堆积。
继而，如图29的(a)、(b)、(c)所示，藉由对金属121进行蚀刻，而使柱状硅层106上部的扩散层110上的栅极绝缘膜113露出。藉此，形成金属栅极电极121a、金属栅极配线121b以及金属栅极焊垫121c。
以上的步骤便是藉由后栅极的半导体装置的制造方法，即：堆积层间绝缘膜之后，藉由CMP来使多晶硅栅极露出，并在对多晶硅栅极进行蚀刻之后堆积金属层。
以下，对形成接触部的方法进行说明。此处，于柱状硅层106上部的扩散层110上未形成硅化物，因此接触部与柱状硅层106上部的扩散层110将直接连接。
即，首先，如图30的(a)、(b)、(c)所示，以下述方式堆积第5氮化膜122，即，使该第5氮化膜122比多晶硅栅极配线114b的宽度的一半厚，且比多晶硅栅极电极114a的宽度的一半及多晶硅栅极焊垫114c的宽度的一半薄。藉此，于柱状硅层106上与金属栅极焊垫121c上形成接触孔123、124。藉由于随后的步骤中实施的氮化膜蚀刻，接触孔123、124底部的第5氮化膜122与栅极绝缘膜113将被去除。因此，用于柱状硅层上部的接触孔123与金属栅极焊垫121c上部的接触孔124的屏蔽变得不再需要。
继而，如图31的(a)、(b)、(c)所示，于鳍状硅层103上形成第4抗蚀剂125，该第4抗蚀剂125用于形成接触孔126。
继而，如图32的(a)、(b)、(c)所示，藉由对第5氮化膜122与层间绝缘膜120进行蚀刻，从而形成接触孔126。
继而，如图33的(a)、(b)、(c)所示，去除第4抗蚀剂125。
继而，如图34的(a)、(b)、(c)所示，藉由对第5氮化膜122、第4氮化膜119与栅极绝缘膜113进行蚀刻，从而使硅化物118与扩散层110露出。
继而，如图35的(a)、(b)、(c)所示，堆积金属，以形成接触部127、128、129。
藉由经过以上的步骤，可于半导体装置上形成接触部127、128、129。根据该制造方法，于柱状硅层106上部的扩散层110上未形成硅化物，因此接触部128与柱状硅层106上部的扩散层110将直接连接。
以下，对形成金属配线层的方法进行说明。
即，首先，如图36的(a)、(b)、(c)所示，堆积金属130。
继而，如图37的(a)、(b)、(c)所示，形成用于形成金属配线的第5抗蚀剂131、132、133。
继而，如图38的(a)、(b)、(c)所示，对金属130进行蚀刻，以形成金属配线134、135、136。
继而，如图39的(a)、(b)、(c)所示，去除第5抗蚀剂131、132、133。
藉由经过以上的步骤，从而形成金属配线层即金属配线134、135、136。
图1的(a)、(b)、(c)中，将藉由上述制造方法而制造的半导体装置示于图1(a)、(b)、(c)。
图1的(a)、(b)、(c)所示的半导体装置具备：鳍状硅层103，形成于基板101上；第1绝缘膜104，形成于鳍状硅层103的周围；柱状硅层106，形成于鳍状硅层103上；以及扩散层112，柱状硅层106的直径等于鳍状硅层103的宽度，且该扩散层112形成于鳍状硅层103的上部与柱状硅层106的下部。
图1的(a)、(b)、(c)所示的半导体装置还具备：扩散层110，形成于柱状硅层106的上部；硅化物118，形成于鳍状硅层103上部的扩散层112的上部；栅极绝缘膜113，形成于柱状硅层106的周围；金属栅极电极121a，形成于栅极绝缘膜的周围；金属栅极配线121b连接于金属栅极电极121a且沿与鳍状硅层103正交的方向延伸；以及金属栅极焊垫121c，连接于金属栅极配线121b。此处，金属栅极电极121a与金属栅极焊垫121c的宽度宽于金属栅极配线121b的宽度。
图1的(a)、(b)、(c)所示的半导体装置具有形成于扩散层110上的接触部128，并且具备扩散层110与接触部128直接连接的结构。
如以上所说明的，根据本发明的实施方式，可提供一种SGT的制造方法以及藉由该制造方法而获得的SGT的结构，上述SGT的制造方法可降低栅极配线与基板之间产生的寄生电容，为后栅极工艺且仅使用一片用于接触部的屏蔽。
而且，根据上述实施方式中的半导体装置的制造方法，由于是以之前的FINFET的制造方法作为基础(base)，因此可容易地形成鳍状硅层103、第1绝缘膜104、柱状硅层106。
而且，之前的方法中，于柱状硅层上部形成有硅化物，于该方法中，多晶硅的堆积温度比用于形成硅化物的温度高，因此硅化物必须于多晶硅栅极形成后形成。因此，于硅柱上部形成硅化物的情况下，将要经过如下步骤，即，形成多晶硅栅极之后，于多晶硅栅极电极的上部开孔，于该孔的侧壁形成绝缘膜的侧墙之后，进而形成硅化物，并将绝缘膜埋入所开的孔内，因而存在导致制造步骤数增加的缺点。
与此相对，根据上述实施方式，可使用后金属栅极的制造方法，即：于形成多晶硅栅极电极114a与多晶硅栅极配线114b之前形成扩散层，利用多晶硅栅极电极114a来覆盖柱状硅层106，仅于鳍状硅层103的上部形成硅化物，然后，利用多晶硅来制作栅极，进而堆积层间绝缘膜120之后，藉由CMP(化学机械研磨)来使多晶硅栅极露出，并对多晶硅栅极进行蚀刻，然后堆积金属。因此，根据该半导体装置的制造方法，可容易地制造具有金属栅极的SGT。
而且，多晶硅栅极电极114a与多晶硅栅极焊垫114c的宽度宽于多晶硅栅极配线114b的宽度，于形成金属栅极之后，向藉由对多晶硅栅极进行蚀刻而形成的孔内堆积第5氮化膜122，该第5氮化膜122比多晶硅栅极配线114b的宽度的一半厚，且比多晶硅栅极电极114a的宽度的一半及多晶硅栅极焊垫114c的宽度的一半薄。藉此，可于柱状硅层106上与金属栅极焊垫121c上形成接触孔123、124，因此不需要在之前的SGT的制造方法中所需的、使用屏蔽来对柱状硅层的接触孔进行蚀刻的步骤。即，可将用于接触部形成的屏蔽仅设为1个。
再者，本发明并不脱离其广义的精神与范围，可采用各种实施方式以及变形。而且，上述实施方式是用于说明本发明的一实施例，并不限定本发明的范围。
符号说明
101：硅基板
102：第1抗蚀剂
103：鳍状硅层
104：第1绝缘膜
105：第2抗蚀剂
106：柱状硅层
107：第2氧化膜
108：第1氮化膜
109、110、111、112：扩散层
113：栅极绝缘膜
114：多晶硅
114a：多晶硅栅极电极
114b：多晶硅栅极配线
114c：多晶硅栅极焊垫
115：第2氮化膜
116：第3抗蚀剂
117：第3氮化膜
118：硅化物
119：第4氮化膜
120：层间绝缘膜
121：金属层(金属)
121a：金属栅极电极
121b：金属栅极配线
121c：金属栅极焊垫
122：第5氮化膜
123、124、126：接触孔
125：第4抗蚀剂
127、128、129：接触部
130：金属
131、132、133：第5抗蚀剂
134、135、136：金属配线

Claims (8)

1.一种半导体装置的制造方法，其特征在于，包括：
第1步骤，于硅基板上形成鳍状硅层，于上述鳍状硅层的周围形成第一绝缘膜，于上述鳍状硅层的上部，以柱状硅层的直径等于上述鳍状硅层的宽度的方式而形成柱状硅层；
第2步骤，继上述第1步骤之后，向上述柱状硅层上部、上述鳍状硅层上部以及上述柱状硅层下部分别注入杂质而形成扩散层；
第3步骤，继上述第2步骤之后，制作栅极绝缘膜、多晶硅栅极电极、多晶硅栅极配线以及多晶硅栅极焊垫，并且上述栅极绝缘膜覆盖上述柱状硅层的周围及上部，上述多晶硅栅极电极覆盖上述栅极绝缘膜，将形成上述多晶硅栅极电极、上述多晶硅栅极配线及上述多晶硅栅极焊垫之后的多晶硅的上表面，设为比位于上述柱状硅层上部的上述扩散层上的上述栅极绝缘膜高的位置，上述多晶硅栅极电极与上述多晶硅栅极焊垫的宽度宽于上述多晶硅栅极配线的宽度；
第4步骤，继上述第3步骤之后，于上述鳍状硅层上部的上述扩散层上部形成硅化物；
第5步骤，继上述第4步骤之后，堆积层间绝缘膜，而使上述多晶硅栅极电极、上述多晶硅栅极配线与上述多晶硅栅极焊垫露出，对上述多晶硅栅极电极、上述多晶硅栅极配线与上述多晶硅栅极焊垫进行蚀刻，随后，堆积金属层，形成金属栅极电极、金属栅极配线以及金属栅极焊垫，并且，上述金属栅极配线是以沿与上述鳍状硅层正交的方向延伸的方式而形成，上述鳍状硅层连接于上述金属栅极电极；以及
第6步骤，继上述第5步骤之后，形成接触部，上述接触部直接连接上述柱状硅层上部的上述扩散层。
2.根据权利要求1所述的半导体装置的制造方法，其中
在上述硅基板上形成用于形成鳍状硅层的第1抗蚀剂，使用上述第1抗蚀剂来对上述硅基板进行蚀刻，以形成上述鳍状硅层，随后去除上述第1抗蚀剂，
在上述鳍状硅层的周围堆积第1绝缘膜，对上述第1绝缘膜进行回蚀，使上述鳍状硅层的上部露出，
以与上述鳍状硅层正交的方式形成第2抗蚀剂，使用上述第2抗蚀剂来对上述鳍状硅层进行蚀刻，并且，去除上述第2抗蚀剂，藉此，以上述鳍状硅层与上述第2抗蚀剂正交的部分成为上述柱状硅层的方式而形成上述柱状硅层。
3.根据权利要求1所述的半导体装置的制造方法，其中
自具有鳍状硅层、第1绝缘膜及柱状硅层的结构之上，堆积第2氧化膜，于上述第2氧化膜上形成第1氮化膜，并对上述第1氮化膜进行蚀刻，藉此来使该第1氮化膜残存为侧墙状，上述鳍状硅层形成于上述硅基板上，上述第1绝缘膜形成于上述鳍状硅层的周围，上述柱状硅层形成于上述鳍状硅层的上部，
随后，藉由注入杂质，从而于上述柱状硅层上部与上述鳍状硅层上部形成扩散层，并且去除上述第1氮化膜与上述第2氧化膜，然后进行热处理。
4.根据权利要求1所述的半导体装置的制造方法，其中
于具有形成于上述硅基板上的鳍状硅层、形成于上述鳍状硅层的周围的第1绝缘膜、形成于上述鳍状硅层的上部的柱状硅层、形成于上述鳍状硅层的上部与上述柱状硅层的下部的扩散层、及形成于上述柱状硅层的上部的扩散层的结构中，
形成栅极绝缘膜，并堆积多晶硅，并且，对上述多晶硅进行平坦化，以使平坦化后的多晶硅的上表面处于比位于上述柱状硅层上部的扩散层上的上述栅极绝缘膜高的位置，
堆积第2氮化膜，并形成第3抗蚀剂，上述第3抗蚀剂用于形成上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，使用上述第3抗蚀剂来对上述第2氮化膜与上述多晶硅进行蚀刻，以形成上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，并且对上述栅极绝缘膜进行蚀刻，然后去除第3抗蚀剂。
5.根据权利要求4所述的半导体装置的制造方法，其中
堆积第3氮化膜，并对上述第3氮化膜进行蚀刻，从而使上述第3氮化膜残存为侧墙状之后，堆积金属层，并于位于上述鳍状硅层上部的扩散层的上部形成硅化物。
6.根据权利要求5所述的半导体装置的制造方法，其中
堆积第4氮化膜，并堆积层间绝缘膜并且进行平坦化，使上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫露出，并去除上述多晶硅栅极电极、上述多晶硅栅极配线以及上述多晶硅栅极焊垫，向上述多晶硅栅极电极以及上述多晶硅栅极配线与上述多晶硅栅极焊垫存在过的部分埋入金属，并对上述金属进行蚀刻，藉此，使上述柱状硅层上部的上述扩散层上的栅极绝缘膜露出，以形成上述金属栅极电极、上述金属栅极配线以及上述金属栅极焊垫。
7.根据权利要求6所述的半导体装置的制造方法，其中
藉由堆积第5氮化膜，从而于上述柱状硅层上与上述金属栅极焊垫上形成接触孔，上述第5氮化膜比上述多晶硅栅极配线的宽度的一半厚，且比上述多晶硅栅极电极的宽度的一半及上述多晶硅栅极焊垫的宽度的一半薄。
8.一种半导体装置，其特征在于包括：
鳍状硅层，形成于硅基板上；
第1绝缘膜，形成于上述鳍状硅层的周围；
柱状硅层，形成于上述鳍状硅层上；
扩散层，上述柱状硅层的直径与上述鳍状硅层的宽度相同，且上述扩散层形成于上述鳍状硅层的上部与上述柱状硅层的下部；
扩散层，形成于上述柱状硅层的上部；
硅化物，形成于位于上述鳍状硅层上部的扩散层的上部；
栅极绝缘膜，形成于上述柱状硅层的周围；
金属栅极电极，形成于上述栅极绝缘膜的周围；
金属栅极配线，沿与上述鳍状硅层正交的方向延伸，上述鳍状硅层连接于上述金属栅极电极；以及
金属栅极焊垫，连接于上述金属栅极配线，
上述金属栅极电极的宽度与上述金属栅极焊垫的宽度宽于上述金属栅极配线的宽度，
上述半导体装置还包括接触部，该接触部形成于在上述柱状硅层上部形成的上述扩散层上，
形成于上述柱状硅层上部的上述扩散层与上述接触部是直接连接。
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