KR102472673B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 반도체 기판, 상기 반도체 기판은 그 상부에 형성된 제1 소스/드레인 영역을 포함하는 것, 상기 제1 소스/드레인 영역의 상면을 덮는 금속 실리사이드 막, 상기 금속 실리사이드 막을 관통하여 상기 반도체 기판에 연결되는 반도체 필라, 상기 반도체 필라는 그 상부에 형성된 제2 소스/드레인 영역을 포함하는 것, 상기 금속 실리사이드 막 상에 배치되되, 평면적 관점에서 상기 반도체 필라를 둘러싸는 게이트 전극, 상기 반도체 필라와 상기 게이트 전극 사이의 게이트 절연막, 및 상기 금속 실리사이드 막에 연결되는 콘택을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판, 상기 반도체 기판은 그 상부(upper portion thereof)에 형성된 제1 소스/드레인 영역을 포함하는 것; 상기 제1 소스/드레인 영역의 상면을 덮는 금속 실리사이드 막; 상기 금속 실리사이드 막을 관통하여 상기 반도체 기판에 연결되는 반도체 필라, 상기 반도체 필라는 그 상부에 형성된 제2 소스/드레인 영역을 포함하는 것; 상기 금속 실리사이드 막 상에 배치되되, 평면적 관점에서 상기 반도체 필라를 둘러싸는 게이트 전극; 및 상기 금속 실리사이드 막에 연결되는 콘택을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 필라의 하부 측벽(lower sidewall)을 둘러싸는 확산 방지 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 필라와 상기 금속 실리사이드 막은 상기 확산 방지 패턴을 사이에 두고 수평적으로 서로 이격할 수 있다.
일 실시예에 따르면, 수 상기 확산 방지 패턴의 하면은 상기 금속 실리사이드 막의 하면보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 반도체 필라의 하면은 상기 제1 소스/드레인 영역 내에 위치할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 게이트 전극은 상기 금속 실리사이드 막과 중첩될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 금속 실리사이드 막의 넓이는 상기 게이트 전극의 넓이보다 클 수 있다.
일 실시예에 따르면, 상기 반도체 기판 상에 제공되어, 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막을 더 포함할 수 있다. 상기 제1 소스/드레인 영역은 상기 활성 영역 내에 형성될 수 있다. 상기 금속 실리사이드 막은 상기 활성 영역의 상면을 덮을 수 있다.
일 실시예에 따르면, 상기 반도체 필라는 그 하부(lower portion thereof)에 형성된 서브 불순물 영역을 포함하되, 상기 서브 불순물 영역은 상기 제1 소스/드레인 영역과 동일한 도전형의 불순물을 포함하고, 상기 서브 불순물 영역의 상면은 상기 제1 소스/드레인 영역의 상면보다 높은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판, 상기 반도체 기판은 그 상부에 형성된 제1 도전형의 제1 소스/드레인 영역을 포함하는 것; 상기 반도체 기판에 연결되는 반도체 필라; 및 상기 제1 소스/드레인 영역 상에 배치되되, 평면적 관점에서 상기 반도체 필라를 둘러싸는 게이트 전극을 포함할 수 있다. 상기 반도체 필라는: 그 상부에 형성된 상기 제1 도전형의 제2 소스/드레인 영역; 그 하부에 형성된 상기 제1 도전형의 서브 불순물 영역; 및 상기 제2 소스/드레인 영역과 상기 서브 불순물 영역 사이의, 상기 제1 도전형과 다른 제2 도전형의 채널 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 서브 불순물 영역 및 상기 제1 소스/드레인 영역은 각각 제1 도전형의 불순물을 포함하되, 상기 서브 불순물 영역에 포함된 상기 제1 도전형의 불순물의 농도는 상기 제1 소스/드레인 영역에 포함된 상기 제1 도전형의 불순물의 농도보다 낮을 수 있다.
일 실시예에 따르면, 상기 서브 불순물 영역은 제1 도전형의 불순물을 포함하되, 상기 서브 불순물 영역 내에서, 상기 제1 도전형의 불순물의 농도는 상기 서브 불순물 영역과 상기 상기 제1 소스/드레인 영역 사이의 계면에서 멀어질수록 낮아질 수 있다.
일 실시예에 따르면, 상기 서브 불순물 영역의 상면은 상기 제1 소스/드레인 영역의 상면보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 서브 불순물 영역의 하면은 상기 제1 소스/드레인 영역 내에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 소스/드레인 영역의 상면을 덮는 금속 실리사이드 막; 및 상기 반도체 필라의 하부 측벽을 감싸는 확산 방지 패턴을 더 포함할 수 있다. 상기 서브 불순물 영역과 상기 금속 실리사이드 막은 상기 확산 방지 패턴을 사이에 두고 수평적으로 서로 이격할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 상대적으로 낮은 비저항을 갖는 금속 실리사이드 막이 제1 소스/드레인 영역을 덮을 수 있다. 금속 실리사이드 막은 제3 콘택과 전기적으로 연결될 수 있으며, 반도체 필라에 인접하도록 수평적으로 연장될 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 금속 실리사이드 막이 없거나 금속 실리사이드 막이 제3 콘택의 하부에만 국부적으로 형성되는 경우에 비하여, 제3 콘택과 반도체 필라 사이의 저항이 낮아질 수 있다.
나아가, 본 발명의 실시예들에 따르면, 반도체 필라의 하부에 서브 불순물 영역이 형성될 수 있다. 서브 불순물 영역은 제1 소스/드레인 영역과 동일한 도전형을 가지며, 제1 소스/드레인 영역에 연결될 수 있다. 이에 따라, 서브 불순물 영역은 제1 소스/드레인 영역이 확장된 것과 같은 역할을 수행할 수 있으며, 서브 불순물 영역으로 인하여 채널 영역의 길이가 짧아질 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 제1 및 제2 소스/드레인 영역들 사이의 저항이 낮아질 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 1c는 도 1a 또는 도 1b의 I-I'선에 따른 단면도이다.
도 2는 높이에 따른 서브 불순물 영역에 포함된 제1 도전형의 불순물의 농도 변화를 설명하기 위한 그래프이다.
도 3a 내지 도 3c는 각각 도 1c의 'A' 부분의 확대도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 5b 내지 도 13b는 각각 도 5a 내지 도 13a의 I-I'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 장치의 일부 구성을 나타내는 평면도이다. 예를 들어, 도 1b는 도 1a에 도시된 반도체 장치의 구성들 중에서 반도체 기판, 제1 소스/드레인 영역, 금속 실리사이드 막, 반도체 필라, 상부 확산 방지 패턴, 및 게이트 전극만을 도시한 평면도이다. 도 1c는 도 1a 또는 도 1b의 I-I'선에 대응되는 단면도이다. 도 2는 높이에 따른 서브 불순물 영역에 포함된 제1 도전형의 불순물의 농도 변화를 설명하기 위한 그래프이다. 도 3a 내지 도 3c는 각각 도 1c의 'A' 부분의 확대도이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(110) 상에, 반도체 기판(110)의 활성 영역(ACT)을 정의하는 소자 분리막(112)이 제공될 수 있다. 예를 들어, 평면적 관점에서, 활성 영역(ACT)은 소자 분리막(112)으로 둘러싸인 반도체 기판(110)의 일부분에 해당할 수 있다. 반도체 기판(110)은, 예를 들어, 실리콘 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 소자 분리막(112)은, 예를 들어, STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있으며, 실리콘 산화물을 포함할 수 있다.
활성 영역(ACT)은 그 상부에 형성된 제1 소스/드레인 영역(SD1)을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역(SD1)은 활성 영역(ACT)의 상면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 제1 소스/드레인 영역(SD1)은 제1 도전형을 갖는 영역일 수 있다. 예를 들어, 제1 소스/드레인 영역(SD1)은 제1 도전형의 불순물을 고농도로 포함할 수 있다. 몇몇 실시예들에 따르면, 도 1b 및 도 1c에 도시된 바와 같이, 제1 소스/드레인 영역(SD1)은 활성 영역(ACT)의 상부의 전면에 형성될 수 있다.
활성 영역(ACT) 상에, 금속 실리사이드 막(120)이 제공될 수 있다. 금속 실리사이드 막(120)은 활성 영역(ACT)의 상면(혹은, 제1 소스/드레인 영역(SD1)의 상면)을 덮을 수 있으나, 소자 분리막(112) 상으로는 연장되지 않을 수 있다. 금속 실리사이드 막(120)의 하면은 활성 영역(ACT)의 상면(혹은, 제1 소스/드레인 영역(SD1)의 상면)과 접할 수 있다. 금속 실리사이드 막(120)은 제1 소스/드레인 영역(SD1)보다 낮은 비저항을 가질 수 있다. 금속 실리사이드 막(120)은, 예를 들어, 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
금속 실리사이드 막(120) 상에, 제1 층간 절연막(130)이 제공될 수 있다. 제1 층간 절연막(130)은 소자 분리막(112)의 상면 및 금속 실리사이드 막(120)의 상면을 덮을 수 있다. 제1 층간 절연막(130)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
금속 실리사이드 막(120)을 관통하여 반도체 기판(110)에 연결되는 반도체 필라(SP)가 제공될 수 있다. 반도체 필라(SP)는 반도체 기판(110)의 상면에 실질적으로 수직한 방향으로 연장되어, 제1 층간 절연막(130)을 관통할 수 있다. 나아가, 반도체 필라(SP)의 일부는 제1 층간 절연막(130) 상으로 돌출될 수 있다. 몇몇 실시예들에 따르면, 도 1c에 도시된 바와 같이, 반도체 필라(SP)의 하면은 제1 소스/드레인 영역(SD1) 내에 위치할 수 있으며, 이에 따라, 반도체 필라(SP)의 하면은 제1 소스/드레인 영역(SD1)의 상면보다 낮은 레벨에 위치할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 도 1a 및 도 1b에는 반도체 필라(SP)가 사각형의 평면적 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 반도체 필라(SP)는 다양한 평면적 형상(예를 들어, 원, 타원, 또는 다각형)을 가질 수 있다. 반도체 필라(SP)는, 예를 들어, 반도체 기판(110)을 시드(seed)로 하는 에피택시얼 층일 수 있다.
반도체 필라(SP)는 그 상부에 형성된 제2 소스/드레인 영역(SD2), 그 하부에 형성된 서브 불순물 영역(SDR), 및 제2 소스/드레인 영역(SD2)과 서브 불순물 영역(SDR) 사이의 채널 영역(CH)을 포함할 수 있다.
제2 소스/드레인 영역(SD2)은 반도체 필라(SP)의 상면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 제2 소스/드레인 영역(SD2)은 제1 도전형을 갖는 영역일 수 있다. 예를 들어, 제2 소스/드레인 영역(SD2)은 제1 도전형의 불순물을 고농도로 포함할 수 있다.
서브 불순물 영역(SDR)은 반도체 필라(SP)의 하면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 서브 불순물 영역(SDR)은 제1 도전형을 갖는 영역일 수 있다. 예를 들어, 서브 불순물 영역(SDR)은 제1 도전형의 불순물을 포함할 수 있다.
도 2를 더 참조하면, 서브 불순물 영역(SDR)에 포함된 제1 도전형의 불순물의 농도는 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물의 농도보다 낮을 수 있다. 나아가, 서브 불순물 영역(SDR) 내에서, 제1 도전형의 불순물의 농도는 서브 불순물 영역(SDR)의 하면으로부터 멀어질수록 낮아지는 프로파일을 가질 수 있다. 구체적으로, 제1 소스/드레인 영역(SD1)과 서브 불순물 영역(SDR)의 계면에서, 서브 불순물 영역(SDR)에 포함된 제1 도전형의 불순물의 농도는 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물의 농도와 실질적으로 동일하거나 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물의 농도에 근접할 수 있다. 하지만, 상기 계면으로부터 멀어질수록 서브 불순물 영역(SDR)에 포함된 제1 도전형의 불순물의 농도는 낮아질 수 있다.
서브 불순물 영역(SDR)의 상면은 제1 소스/드레인 영역(SD1)의 상면보다 높은 레벨에 위치할 수 있다. 나아가, 몇몇 실시예들에 따르면, 도 1c에 도시된 바와 같이, 서브 불순물 영역(SDR)의 상면은 금속 실리사이드 막(120)의 상면보다 높은 레벨에 위치할 수 있다.
채널 영역(CH)은 제2 소스/드레인 영역(SD2)과 서브 불순물 영역(SDR) 사이에 위치할 수 있다. 채널 영역(CH)은 제1 도전형과 다른 제2 도전형(예를 들어, 제1 도전형이 n형인 경우 제2 도전형은 p형, 제1 도전형이 p형인 경우 제2 도전형은 n형)을 갖는 영역일 수 있다. 예를 들어, 채널 영역(CH)은 제2 도전형의 불순물을 저농도로 포함하는 영역일 수 있다. 구체적으로, 채널 영역(CH)에 포함된 제2 도전형의 불순물의 농도는 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물의 농도 및 제2 소스/드레인 영역(SD2)에 포함된 제1 도전형의 불순물의 농도보다 낮을 수 있다.
제1 층간 절연막(130) 상에, 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 층간 절연막(130) 상으로 돌출된 반도체 필라(SP) 부분 중 일부를 둘러쌀 수 있다. 게이트 전극(GE)의 적어도 일부는 반도체 필라(SP)의 채널 영역(CH)과 수평적으로 중첩될 수 있다. 평면적 관점에서, 게이트 전극(GE)은 금속 실리사이드 막(120)과 중첩될 수 있다. 나아가, 평면적 관점에서, 게이트 전극(GE)의 넓이는 금속 실리사이드 막(120)의 넓이보다 작을 수 있다. 게이트 전극(GE)은 도핑된 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등), 및 금속(예를 들어, 알루미늄, 텅스텐, 구리 등) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 1c에 도시된 바와 같이, 제1 층간 절연막(130) 상에, 더미 게이트 전극(DGE)이 제공될 수 있다. 더미 게이트 전극(DGE)은 게이트 전극(GE)을 둘러싸되, 게이트 전극(GE)으로부터 이격될 수 있다. 게이트 전극(GE)과 더미 게이트 전극(DGE) 사이의 영역은 게이트 분리 영역(GSR)으로 정의될 수 있다. 더미 게이트 전극(DGE)은 도핑된 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등), 및 금속(예를 들어, 알루미늄, 텅스텐, 구리 등) 중 적어도 하나를 포함할 수 있다.
다른 실시예들에 따르면, 도 1c에 도시된 바와 달리, 더미 게이트 전극(DGE)은 제공되지 않을 수 있다. 이러한 실시예들에 따르면, 도 1c의 더미 게이트 전극(DGE)이 제공된 영역은 별도의 절연막으로 채워질 수 있다. 상기 별도의 절연막은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
게이트 전극(GE) 및 게이트 전극(GE) 상으로 돌출된 반도체 필라(SP)의 부분의 측벽을 덮는 제2 층간 절연막(132)이 제공될 수 있다. 더미 게이트 전극(DGE)이 제공되는 실시예에서, 제2 층간 절연막(132)은 더미 게이트 전극(DGE) 상에도 제공될 수 있다. 더미 게이트 전극(DGE) 대신 별도의 절연막이 제공되는 실시예에서, 제2 층간 절연막(132)은 상기 별도의 절연막 상에도 제공될 수 있다. 제2 층간 절연막(132)은 게이트 분리 영역(GSR)에 수직적으로 대응되는 개구부(132_O)를 포함할 수 있다. 이에 따라, 제2 층간 절연막(132)의 개구부(132_O) 및 게이트 분리 영역(GSR)을 포함하는 갭 영역(GPR)이 정의될 수 있다. 제2 층간 절연막(132)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
갭 영역(GPR)을 채우는 매립 절연막(134)이 제공될 수 있다. 매립 절연막(134)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
반도체 필라(SP)의 하부 측벽을 둘러싸는 하부 확산 방지 패턴(LBP)이 제공될 수 있다. 하부 확산 방지 패턴(LBP)은 반도체 필라(SP)(혹은, 서브 불순물 영역(SDR))와 금속 실리사이드 막(120) 사이에 개재되어, 반도체 필라(SP)와 금속 실리사이드 막(120)을 이격시킬 수 있다. 다시 말해, 반도체 필라(SP)와 금속 실리사이드 막(120)은 하부 확산 방지 패턴(LBP)을 사이에 두고 수평적으로 서로 이격할 수 있다. 하부 확산 방지 패턴(LBP)은 반도체 필라(SP)와 제1 층간 절연막(130) 사이로 연장되되, 반도체 필라(SP)와 게이트 전극(GE) 사이로는 연장되지 않을 수 있다. 하부 확산 방지 패턴(LBP)의 하면은 반도체 필라(SP)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 몇몇 실시예들에 따르면, 도 1c에 도시된 바와 같이, 하부 확산 방지 패턴(LBP)의 하면은 제1 소스/드레인 영역(SD1) 내에 위치할 수 있다. 이 경우, 하부 확산 방지 패턴(LBP)의 하면은 금속 실리사이드 막(120)의 하면보다 낮은 레벨에 위치할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 하부 확산 방지 패턴(LBP)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 및 실리콘 산화 탄소 질화물(SiOCN) 중에서 적어도 하나를 포함할 수 있다.
반도체 필라(SP)의 상부 측벽을 둘러싸는 상부 확산 방지 패턴(UBP)이 제공될 수 있다. 상부 확산 방지 패턴(UBP)은 반도체 필라(SP)와 제2 층간 절연막(132) 사이에 개재될 수 있다. 상부 확산 방지 패턴(UBP)은 반도체 필라(SP)와 게이트 전극(GE) 사이로는 연장되지 않을 수 있다. 상부 확산 방지 패턴(UBP)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 및 실리콘 산화 탄소 질화물(SiOCN) 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 반도체 필라(SP) 사이에, 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전 물질들(예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 실리케이트, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 1c에 도시된 바와 같이, 게이트 절연막(GI)은 게이트 전극(GE)의 상면 및 게이트 전극(GE)의 하면 상으로 연장될 수 있다. 이러한 실시예들에서, 도 1c와 같이 더미 게이트 전극(DGE)이 제공될 경우, 더미 게이트 전극(DGE)의 상면 및 하면 상에 더미 게이트 절연막(DGI)이 제공될 수 있다.
게이트 절연막(GI)이 게이트 전극(GE)의 상면 및 하면으로 연장되는 실시예들 중 일부에 따르면, 도 3a에 도시된 바와 같이, 게이트 전극(GE)에 수평적으로 대응되는 반도체 필라(SP)의 측벽은 리세스되지 않을 수 있다.
게이트 절연막(GI)이 게이트 전극(GE)의 상면 및 하면으로 연장되는 실시예들 중 다른 일부에 따르면, 도 3b에 도시된 바와 같이, 게이트 전극(GE)에 수평적으로 대응되는 반도체 필라(SP)의 측벽은 리세스 영역(SP_R)을 포함할 수 있다. 이 경우, 게이트 절연막(GI)은 리세스 영역(SP_R)을 따라 컨포말하게(conformally) 형성될 수 있다.
다른 실시예들에 따르면, 도 1c에 도시된 바와 달리, 그리고 도 3c에 도시된 바와 같이, 게이트 절연막(GI)은 반도체 필라(SP)의 측벽을 따라 연장될 수 있다. 이러한 실시예들에 따르면, 도 1c에 도시된 바와 달리, 더미 게이트 전극(DGE)의 상면 및 하면 상에 더미 게이트 절연막(DGI)이 제공되지 않을 수 있다.
제2 층간 절연막(132) 상에, 제3 층간 절연막(136)이 제공될 수 있다. 제3 층간 절연막(136)은 반도체 필라(SP)의 상면을 덮을 수 있다. 제3 층간 절연막(136)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
제3 층간 절연막(136)을 관통하여 제2 소스/드레인 영역(SD2)에 연결되는 제1 콘택(CNT1), 제2 및 제3 층간 절연막들(132, 및 136)을 관통하여 게이트 전극(GE)에 연결되는 제2 콘택(CNT2), 및 제1, 매립, 및 제3 층간 절연막들(130, 134, 및 136)을 관통하여 금속 실리사이드 막(120)에 연결되는 제3 콘택(CNT3)이 제공될 수 있다. 제1 내지 제3 콘택들(CNT1, CNT2, 및 CNT3)의 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 예를 들어, 상기 배리어 금속막은 티타늄 질화물, 탄탈늄 질화물, 텅스텐 질화물, 하프늄 질화물, 및 지르코늄 질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속막은 텅스텐, 구리, 티타늄, 탄탈륨, 알루미늄, 및 백금 중에서 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 낮은 비저항을 갖는 금속 실리사이드 막(120)이 제1 소스/드레인 영역(SD1)을 덮을 수 있다. 금속 실리사이드 막(120)은 제3 콘택(CNT3)과 전기적으로 연결될 수 있으며, 반도체 필라(SP)에 인접하도록 수평적으로 연장될 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 금속 실리사이드 막(120)이 없거나 금속 실리사이드 막(120)이 제3 콘택(CNT3)의 하부에만 국부적으로 형성되는 경우에 비하여, 제3 콘택(CNT3)과 반도체 필라(SP) 사이의 저항이 낮아질 수 있다.
나아가, 본 발명의 실시예들에 따르면, 반도체 필라(SP)의 하부에 서브 불순물 영역(SDR)이 형성될 수 있다. 서브 불순물 영역(SDR)은 제1 소스/드레인 영역(SD1)과 동일한 도전형을 가지며, 제1 소스/드레인 영역(SD1)에 연결될 수 있다. 이에 따라, 서브 불순물 영역(SDR)은 제1 소스/드레인 영역(SD)이 확장된 것과 같은 역할을 수행할 수 있으며, 서브 불순물 영역(SDR)으로 인하여 채널 영역(CH)의 길이가 짧아질 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 제1 및 제2 소스/드레인 영역들(SD1 및 SD2) 사이의 저항이 낮아질 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 향상된 전기적 특성을 갖는 반도체 장치(100)가 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 4는, 예를 들어, 도 1a 및 도 1b의 I-I'선에 대응하는 단면도일 수 있다.
도 4를 참조하면, 반도체 장치(101)가 제공될 수 있다. 도 1a 내지 도 1c, 도 2, 및 도 3a 내지 도 3c를 참조하여 설명한 반도체 장치(100)와 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다. 이하에서는, 반도체 필라(SP) 및 하부 확산 방지 패턴(LBP)에 대하여만 설명하며, 나머지 구성들은 도 1a 내지 도 1c, 도 2, 및 도 3a 내지 도 3c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
반도체 필라(SP)는 금속 실리사이드 막(120)을 관통하여 반도체 기판(110)에 연결될 수 있다. 반도체 필라(SP)는 반도체 기판(110)의 상면에 실질적으로 수직한 방향으로 연장되어, 제1 층간 절연막(130)을 관통할 수 있다. 나아가, 반도체 필라(SP)의 일부는 제1 층간 절연막(130) 상으로 돌출될 수 있다. 반도체 필라(SP)의 하면은 반도체 기판(110)의 상면(혹은, 제1 소스/드레인 영역(SD1)의 상면)과 실질적으로 동일한 레벨에 위치할 수 있다.
반도체 필라(SP)는 그 상부에 형성된 제2 소스/드레인 영역(SD2), 그 하부에 형성된 서브 영역(SDR), 및 제2 소스/드레인 영역(SD2)과 서브 불순물 영역(SDR) 사이의 채널 영역(CH)을 포함할 수 있다.
제2 소스/드레인 영역(SD2)은 제1 도전형을 갖는 영역일 수 있다. 예를 들어, 제2 소스/드레인 영역(SD2)은 제1 도전형의 불순물을 고농도로 포함할 수 있다.
서브 불순물 영역(SDR)은 제1 도전형을 갖는 영역일 수 있다. 예를 들어, 서브 불순물 영역(SDR)은 제1 도전형의 불순물을 포함할 수 있다. 구체적으로, 도 2를 참조하여 설명한 바와 같이, 서브 불순물 영역(SDR) 내에서, 제1 도전형의 불순물의 농도는 서브 불순물 영역(SDR)의 하면으로부터 멀어질수록 낮아지는 프로파일을 가질 수 있다.
채널 영역(CH)은 제2 소스/드레인 영역(SD2)과 서브 불순물 영역(SDR) 사이에 위치할 수 있다. 채널 영역(CH)은 제1 도전형과 다른 제2 도전형을 갖는 영역일 수 있다. 예를 들어, 채널 영역(CH)은 제2 도전형의 불순물을 저농도로 포함하는 영역일 수 있다. 구체적으로, 채널 영역(CH)에 포함된 제2 도전형의 불순물의 농도는 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물의 농도 및 제2 소스/드레인 영역(SD2)에 포함된 제1 도전형의 불순물의 농도보다 낮을 수 있다.
하부 확산 방지 패턴(LBP)은 반도체 필라(SP)의 하부 측벽 상에 제공될 수 있다. 하부 확산 방지 패턴(LBP)은 반도체 필라(SP)(혹은, 서브 불순물 영역(SDR))와 금속 실리사이드 막(120) 사이에 개재되어, 반도체 필라(SP)와 금속 실리사이드 막(120)을 이격시킬 수 있다. 하부 확산 방지 패턴(LBP)의 하면은 반도체 필라(SP)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 도 4에 도시된 실시예들에 따르면, 하부 확산 방지 패턴(LBP)의 하면은 제1 소스/드레인 영역(SD1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 낮은 비저항을 갖는 금속 실리사이드 막(120)이 제1 소스/드레인 영역(SD1)을 덮을 수 있다. 금속 실리사이드 막(120)은 제3 콘택(CNT3)과 전기적으로 연결될 수 있으며, 반도체 필라(SP)에 인접하도록 수평적으로 연장될 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 금속 실리사이드 막(120)이 없거나 금속 실리사이드 막(120)이 제3 콘택(CNT3)의 하부에만 국부적으로 형성되는 경우에 비하여, 제3 콘택(CNT3)과 반도체 필라(SP) 사이의 저항이 낮아질 수 있다.
나아가, 본 발명의 실시예들에 따르면, 반도체 필라(SP)의 하부에 서브 불순물 영역(SDR)이 형성될 수 있다. 서브 불순물 영역(SDR)은 제1 소스/드레인 영역(SD1)과 동일한 도전형을 가지며, 제1 소스/드레인 영역(SD1)에 연결될 수 있다. 이에 따라, 서브 불순물 영역(SDR)은 제1 소스/드레인 영역(SD)이 확장된 것과 같은 역할을 수행할 수 있으며, 서브 불순물 영역(SDR)으로 인하여 채널 영역(CH)의 길이가 짧아질 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 제1 및 제2 소스/드레인 영역들(SD1 및 SD2) 사이의 저항이 낮아질 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 향상된 전기적 특성을 갖는 반도체 장치(101)가 제공될 수 있다.
도 5a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 5b 내지 도 13b는 각각 도 5a 내지 도 13a의 I-I'선에 따른 단면도이다. 도 1a 내지 도 1c, 도 2, 및 도 3a 내지 도 3c를 참조하여 설명한 반도체 장치(100)와 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 5a 및 도 5b를 참조하면, 반도체 기판(110)이 제공될 수 있다. 반도체 기판(110)은, 예를 들어, 실리콘 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다.
반도체 기판(110) 상에, 반도체 기판(110)의 활성 영역(ACT)을 정의하는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)은 STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있다. 구체적으로, 소자 분리막(112)을 형성하는 것은 활성 영역(ACT)을 정의하는 트렌치(T)를 형성하는 것, 트렌치(T)를 채우는 절연막을 형성하는 것, 및 상기 절연막을 평탄화하는 것을 포함할 수 있다.
이어서, 활성 영역(ACT)의 상부에 제1 도전형을 갖는 제1 소스/드레인 영역(SD1)이 형성될 수 있다. 제1 소스/드레인 영역(SD1)은, 예를 들어, 소자 분리막(112)이 형성된 반도체 기판(110)의 전면에 제1 도전형의 불순물을 이온 주입(ion implantation)함으로써 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 반도체 기판(110)의 전면에 금속막(125)이 형성될 수 있다. 금속막(125)은 활성 영역(ACT)의 상면(혹은, 제1 소스/드레인 영역(SD1)의 상면)을 덮을 수 있으며, 나아가, 소자 분리막(112)의 상면을 덮을 수 있다. 금속막(125)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정을 이용하여 형성될 수 있다. 금속막(125)은, 예를 들어, 코발트 또는 니켈을 포함할 수 있다.
금속막(125) 상에, 금속 질화막(127)이 더 형성될 수 있다. 금속 질화막(127)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 이용하여 형성될 수 있다. 금속 질화막(127)은, 예를 들어, 티타늄 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 6a 및 도 6b에 도시된 바와 달리, 금속 질화막(127)을 형성하는 공정은 생략될 수 있다.
도 7a 및 도 7b를 참조하면, 활성 영역(ACT)의 상면(혹은, 제1 소스/드레인 영역(SD1)의 상면)을 덮는 금속 실리사이드 막(120)이 형성될 수 있다. 금속 실리사이드 막(120)을 형성하는 것은 금속막(125)이 형성된 반도체 기판(110)을 열처리(예를 들어, 급속 열처리(Rapid Thermal Annealing: RTA))하는 것을 포함할 수 있다. 상기 열처리에 의하여 금속막(125)과 활성 영역(ACT)의 상부가 반응함으로써, 금속 실리사이드 막(120)이 형성될 수 있다. 금속막(125)은 소자 분리막(112)과는 반응하지 않을 수 있다. 따라서, 금속 실리사이드 막(120)은 활성 영역(ACT)의 상에만 한정되어 형성될 수 있다. 금속 질화막(127)은, 금속 실리사이드 막(120)을 형성하는 공정 중에, 금속막(125)을 보호하는 역할을 수행할 수 있다. 금속 실리사이드 막(120)이 형성된 후, 금속 질화막(127), 및 활성 영역(ACT)의 상부와 반응하지 않은 잔류 금속막(125)이 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 금속 실리사이드 막(120)이 형성된 반도체 기판(110)의 전면 상에, 제1 층간 절연막(130), 희생막(SL), 및 제2 층간 절연막(132)이 차례로 형성될 수 있다. 희생막(SL)은 제1 및 제2 층간 절연막들(130, 및 132)에 대하여 식각 선택성을 가질 수 있다. 예를 들어, 희생막(SL)은 실리콘 질화물을 포함할 수 있으며, 제1 및 제2 층간 절연막들(130, 및 132)은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(130), 희생막(SL), 및 제2 층간 절연막(132)의 각각은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 이용하여 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 금속 실리사이드 막(120), 제1 층간 절연막(130), 희생막(SL), 및 제2 층간 절연막(132)을 관통하는 수직 홀(VH)이 형성될 수 있다. 수직 홀(VH)의 바닥면에 의하여 반도체 기판(110)이 노출될 수 있다. 수직 홀(VH)를 형성하는 것은 제2 층간 절연막(132) 상에 제1 마스크 패턴(MP1)을 형성하는 것, 및 제1 마스크 패턴(MP1)을 식각 마스크로 이용하여 제2 층간 절연막(132), 희생막(SL), 제1 층간 절연막(130), 및 금속 실리사이드 막(120)을 차례로 식각(예를 들어, 이방성 식각)하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 9b에 도시된 바와 같이, 수직 홀(VH)의 바닥면은 제1 소스/드레인 영역(SD1) 내에 위치할 수 있다. 다시 말해, 수직 홀(VH)을 형성하는 공정에 의하여 제1 소스/드레인 영역(SD1)의 상부가 리세스될 수 있다. 이러한 실시예들은, 도 1c를 참조하여 설명한 반도체 장치(100)의 제조 방법에 해당할 수 있다.
다른 실시예들에 따르면, 도 9b에 도시된 바와 달리, 수직 홀(VH)의 바닥면은 제1 소스/드레인 영역(SD1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 수직 홀(VH)을 형성하는 공정에 의하여 제1 소스/드레인 영역(SD1)의 상부가 실질적으로 리세스되지 않을 수 있다. 이러한 실시예들은, 도 4를 참조하여 설명한 반도체 장치(101)의 제조 방법에 해당할 수 있다.
도 10a 및 도 10b를 참조하면, 수직 홀(VH)의 측벽을 컨포말하게 덮는 확산 방지막(BL)이 형성될 수 있다. 확산 방지막(BL)을 형성하는 것은 수직 홀(VH)을 컨포말하게 덮는 예비 확산 방지막(미도시)을 형성하는 것, 및 상기 예비 확산 방지막을 식각(예를 들어, 이방성 식각)하는 것을 포함할 수 있다. 상기 예비 확산 방지막은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자 층 증착(Atomic Layer Deposition: ALD) 공정을 이용하여 형성될 수 있다. 상기 예비 확산 방지막을 식각하는 것에 의하여, 수직 홀(VH)의 바닥면(혹은, 반도체 기판(110))이 노출될 수 있다.
이어서, 수직 홀(VH)을 채우는 제1 도전형과 다른 제2 도전형을 갖는 반도체 필라(SP)가 형성될 수 있다. 반도체 필라(SP)를 형성하는 것은, 예를 들어, 수직 홀(VH)의 바닥면에 의해 노출된 반도체 기판(110)을 시드(seed)로 하는 에피택시얼 공정을 수행하는 것, 및 제2 층간 절연막(132)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 에피택시얼 공정 중에 제2 도전형의 불순물이 인-시츄(in-situ)로 도핑될 수 있다.
몇몇 실시예들에 따르면, 반도체 필라(SP)를 형성하기 전에, 확산 방지막(BL) 상에 게이트 절연막(미도시)을 형성하는 공정이 더 수행될 수 있다. 이러한 실시예들은, 도 3c를 참조하여 설명한 반도체 장치의 제조 방법에 해당할 수 있다.
다른 실시예들에 따르면, 반도체 필라(SP)를 형성하기 전에, 확산 방지막(BL) 상에 게이트 절연막(미도시)을 형성하는 공정은 수행되지 않을 수 있다. 이러한 실시예들은, 도 3a 또는 도 3b를 참조하여 설명한 반도체 장치의 제조 방법에 해당할 수 있다.
반도체 필라(SP)의 상부에, 제1 도전형을 갖는 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 제2 소스/드레인 영역(SD2)을 형성하는 것은, 예를 들어, 반도체 필라(SP)가 형성된 반도체 기판(110)의 전면에 제1 도전형의 불순물을 이온 주입함으로써 형성될 수 있다.
반도체 필라(SP)의 하면이 제1 소스/드레인 영역(SD1)과 접하는 실시예들에 따르면, 도 10b에 도시된 바와 같이, 반도체 필라(SP)의 하부에 제1 도전형을 갖는 서브 불순물 영역(SDR)이 형성될 수 있다. 서브 불순물 영역(SDR)은 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물들이 확산됨으로써 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(SD2)을 형성하는 공정 중에 반도체 기판(110)에 열이 제공될 수 있고, 이러한 열은 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물들이 반도체 필라(SP)의 하부로 확산하는 것을 촉진할 수 있다. 이러한 실시예들은, 도 1c 또는 도 4를 참조하여 설명한 반도체 장치의 제조 방법에 해당할 수 있다.
도 11a 및 도 11b를 참조하면, 제2 층간 절연막(132)을 관통하는 개구부(132_O)가 형성될 수 있다. 개구부(132_O)에 의하여 희생막(SL)이 노출될 수 있다. 평면적 관점에서, 개구부(132_O)는 반도체 필라(SP)를 둘러싸되, 반도체 필라(SP)로부터 이격되도록 형성될 수 있다. 개구부(132_O)를 형성하는 것은 제2 층간 절연막(132) 상에 제2 마스크 패턴(MP2)을 형성하는 것, 및 제2 마스크 패턴(MP2)을 식각 마스크로 이용하여 제2 층간 절연막(132)을 식각하는 것을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 희생막(SL)이 제거될 수 있다. 희생막(SL)이 제거됨에 따라, 게이트 분리 영역(GSR), 게이트 영역(GR), 및 더미 게이트 영역(DGR)이 형성될 수 있다. 게이트 분리 영역(GSR)은 평면적 관점에서 개구부(132_O)와 중첩되는 희생막(SL) 부분이 제거된 영역일 수 있다. 게이트 영역(GR)은 평면적 관점에서 개구부(132_O) 안쪽의 희생막(SL) 부분이 제거된 영역일 수 있다. 더미 게이트 영역(DGR)은 평면적 관점에서 개구부(132_O) 바깥쪽의 희생막(SL) 부분이 제거된 영역일 수 있다. 희생막(SL)은, 예를 들어, 개구부(132_O)에 의해 노출된 희생막(SL)을 등방성 식각함으로써 제거될 수 있다. 희생막(SL)이 실리콘 질화막을 포함하는 경우, 희생막(SL)을 제거하는 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
희생막(SL)을 제거하는 공정에 의하여, 확산 방지막(BL)의 일부가 노출될 수 있으며, 나아가, 노출된 확산 방지막(BL) 부분이 제거될 수 있다. 이에 따라, 확산 방지막(BL)은 하부 확산 방지 패턴(LBP) 및 상부 확산 방지 패턴(UBP)로 분리될 수 있다. 게이트 영역(GR)은 확산 방지막(BL) 일부가 제거된 영역을 포함할 수 있다.
몇몇 실시예들에 따르면, 희생막(SL)을 제거하는 공정에 의하여, 게이트 영역(GR)에 의해 노출된 반도체 필라(SP)의 측벽이 리세스될 수 있다. 이러한 실시예들은, 도 3b를 참조하여 설명한 반도체 장치의 제조 방법에 해당할 수 있다.
도 13a 및 도 13b를 참조하면, 게이트 영역(GR) 내에 게이트 절연막(GI) 및 게이트 전극(GE)이 차례로 형성될 수 있다.
구체적으로, 게이트 영역(GR)을 컨포말하게 덮는 예비 게이트 절연막(미도시), 및 게이트 영역(GR)을 채우는 예비 게이트 전극막(미도시)이 차례로 형성될 수 있다. 상기 예비 게이트 절연막 및 상기 게이트 전극막은 게이트 분리 영역(GSR), 더미 게이트 영역(DGR), 및 개구부(132_O) 내로 연장될 수 있다. 상기 예비 게이트 절연막, 및 상기 예비 게이트 전극막의 각각은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의하여 형성될 수 있다.
이어서, 게이트 분리 영역(GSR) 및 개구부(132_O) 내에 형성된, 상기 예비 게이트 절연막 부분 및 상기 예비 게이트 전극막 부분이 제거될 수 있다. 게이트 영역(GR) 내에 잔류하는 상기 예비 게이트 절연막 부분은 게이트 절연막(GI)이 될 수 있고, 더미 게이트 영역(DGR) 내에 잔류하는 상기 예비 게이트 절연막 부분은 더미 게이트 절연막(DGI)이 될 수 있다. 게이트 영역(GR) 내에 잔류하는 상기 예비 게이트 전극막 부분은 게이트 전극(GE)이 될 수 있고, 더미 게이트 영역(DGR) 내에 잔류하는 상기 예비 게이트 전극막 부분은 더미 게이트 전극(DGE)이 될 수 있다. 상기 예비 게이트 절연막의 일부를 제거하는 것 및 상기 게이트 전극막의 일부를 제거하는 것의 각각은, 예를 들어, 습식 식각 공정을 이용하여 수행될 수 있다.
반도체 필라(SP)를 형성하기 전에 게이트 절연막을 형성하는 실시예들에 따르면, 게이트 영역(GR) 내에 게이트 절연막(GI)을 형성하는 공정은 생략될 수 있다. 이러한 실시예들은, 도 3c를 참조하여 설명한 반도체 장치의 제조 방법에 해당할 수 있다.
게이트 분리 영역(GSR) 및 개구부(132_O)를 채우는 매립 절연막(134)이 형성될 수 있다. 매립 절연막(134)을 형성하는 것은 게이트 분리 영역(GSR) 및 개구부(132_O)을 채우는 예비 매립 절연막(미도시)을 형성하는 것 및 제2 층간 절연막(132)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 예비 매립 절연막은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 이용하여 형성될 수 있다.
게이트 절연막(GI), 게이트 전극(GE), 및 매립 절연막(134)을 형성하는 공정 중에 반도체 기판(110)에 열이 제공될 수 있고, 이러한 열은 제1 소스/드레인 영역(SD1)에 포함된 제1 도전형의 불순물들이 반도체 필라(SP)의 하부로 확산하는 것을 촉진할 수 있다. 이에 따라, 서브 불순물 영역(SDR)은 확장될 수 있으며, 서브 불순물 영역(SDR)의 상면의 레벨이 높아질 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 제2 층간 절연막(132), 매립 절연막(134), 및 반도체 필라(SP)를 덮는 제3 층간 절연막(136)이 형성될 수 있다. 제3 층간 절연막(136)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 이용하여 형성될 수 있다.
이어서, 제2 소스/드레인 영역(SD2)에 연결되는 제1 콘택(CNT1), 게이트 전극(GE)에 연결되는 제2 콘택(CNT2), 및 금속 실리사이드 막(120)에 연결되는 제3 콘택(CNT3)이 형성될 수 있다. 제1 콘택(CNT1)을 형성하는 것은, 예를 들어, 제3 층간 절연막(136)을 관통하여 제2 소스/드레인 영역(SD2)을 노출하는 제1 콘택 홀을 형성하는 것, 및 상기 제1 콘택 홀을 채우는 도전막을 형성하는 것을 포함할 수 있다. 제2 콘택(CNT2)을 형성하는 것은, 예를 들어, 제2 및 제3 층간 절연막들(132 및 136)을 관통하여 게이트 전극(GE)을 노출하는 제2 콘택 홀을 형성하는 것, 및 상기 제2 콘택 홀을 채우는 도전막을 형성하는 것을 포함할 수 있다. 제3 콘택(CNT3)을 형성하는 것은, 예를 들어, 제1, 매립, 및 제3 층간 절연막들(130, 134 및 136)을 관통하여 금속 실리사이드 막(120)을 노출하는 제3 콘택 홀을 형성하는 것, 및 상기 제3 콘택 홀을 채우는 도전막을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판, 상기 반도체 기판은 그 상부에 형성된 제1 소스/드레인 영역을 포함하는 것;
    상기 제1 소스/드레인 영역의 상면을 덮는 금속 실리사이드 막;
    상기 금속 실리사이드 막의 상면을 덮는 층간 절연막;
    상기 층간 절연막 및 상기 금속 실리사이드 막을 관통하여 상기 제1 소스/드레인 영역에 연결되는 반도체 필라, 상기 반도체 필라는 그 상부에 형성된 제2 소스/드레인 영역을 포함하고, 상기 반도체 필라는 그 하부에 형성된 서브 불순물 영역을 포함하는 것;
    상기 층간 절연막 상에 배치되되, 평면에서 볼 때 상기 반도체 필라를 둘러싸는 게이트 전극; 및
    상기 금속 실리사이드 막에 연결되는 콘택을 포함하되,
    상기 제1 소스/드레인 영역은 상기 제1 소스/드레인 영역의 상기 상면으로부터 리세스된 리세스 영역을 가지고, 상기 반도체 필라의 바닥면은 상기 리세스 영역 내에 위치하여 상기 제1 소스/드레인 영역의 상기 상면보다 낮은 높이에 위치하고,
    상기 반도체 필라의 하부 측벽을 둘러싸는 확산 방지 패턴을 더 포함하되,
    상기 확산 방지 패턴은 상기 반도체 필라와 상기 금속 실리사이드 막 사이에 개재되고, 상기 반도체 필라와 상기 층간 절연막 사이로 연장되고,
    상기 확산 방지 패턴 및 상기 서브 불순물 영역은 상기 리세스 영역의 바닥면을 덮고,
    상기 서브 불순물 영역의 상면은 상기 금속 실리사이드 막의 상기 상면보다 높고,
    상기 서브 불순물 영역 및 상기 제1 소스/드레인 영역은 제1 도전형의 불순물을 포함하고, 상기 제1 도전형의 불순물의 농도는 상기 제1 소스/드레인 영역 내에서 보다 상기 서브 불순물 영역 내에서 낮은 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 반도체 필라와 상기 금속 실리사이드 막은 상기 확산 방지 패턴을 사이에 두고 수평적으로 서로 이격하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 확산 방지 패턴의 바닥면은 상기 금속 실리사이드 막의 바닥면보다 낮은 높이에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    평면에서 볼 때, 상기 게이트 전극은 상기 금속 실리사이드 막과 중첩되는 반도체 장치.
  6. 반도체 기판, 상기 반도체 기판은 상기 반도체 기판의 상부에 형성되고 제1 도전형을 갖는 제1 소스/드레인 영역을 포함하는 것;
    상기 반도체 기판에 연결되는 반도체 필라;
    상기 제1 소스/드레인 영역 상에 배치되되, 평면에서 볼 때 상기 반도체 필라를 둘러싸는 게이트 전극;
    상기 제1 소스/드레인 영역의 상면을 덮는 금속 실리사이드 막;
    상기 금속 실리사이드 막의 상면을 덮는 제1 층간 절연막; 및
    상기 반도체 필라의 하부 측벽을 둘러싸는 하부 확산 방지 패턴, 상기 하부 확산 방지 패턴은 상기 반도체 필라와 상기 금속 실리사이드 막 사이에 개재되고, 상기 반도체 필라와 상기 제1 층간 절연막 사이로 연장되는 것;
    상기 게이트 전극 상의 제2 층간 절연막, 상기 게이트 전극은 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 개재되는 것; 및
    상기 반도체 필라의 상부 측벽을 둘러싸는 상부 확산 방지 패턴, 상기 상부 확산 방지 패턴은 상기 반도체 필라와 상기 제2 층간 절연막 사이에 개재되는 것을 포함하되,
    상기 반도체 필라는:
    상기 반도체 필라의 상부에 형성되고, 상기 제1 도전형을 갖는 제2 소스/드레인 영역;
    상기 반도체 필라의 하부에 형성되고, 상기 제1 도전형을 갖는 서브 불순물 영역, 상기 서브 불순물 영역의 바닥면은 상기 제1 소스/드레인 영역의 상기 상면보다 낮은 것; 및
    상기 제2 소스/드레인 영역과 상기 서브 불순물 영역 사이에 있고, 상기 제1 도전형과 다른 제2 도전형을 갖는 채널 영역을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 서브 불순물 영역 및 상기 제1 소스/드레인 영역은 각각 제1 도전형의 불순물을 포함하되,
    상기 서브 불순물 영역에 포함된 상기 제1 도전형의 불순물의 농도는 상기 제1 소스/드레인 영역에 포함된 상기 제1 도전형의 불순물의 농도보다 낮은 반도체 장치.
  8. 제6 항에 있어서,
    상기 서브 불순물 영역은 제1 도전형의 불순물을 포함하되,
    상기 서브 불순물 영역 내에서, 상기 제1 도전형의 불순물의 농도는 상기 서브 불순물 영역과 상기 제1 소스/드레인 영역 사이의 계면에서 멀어질수록 낮아지는 반도체 장치.
  9. 제6 항에 있어서,
    상기 서브 불순물 영역의 상면은 상기 제1 소스/드레인 영역의 상기 상면보다 높은 높이에 위치하는 반도체 장치.
  10. 제6 항에 있어서,
    상기 서브 불순물 영역과 상기 금속 실리사이드 막은 상기 하부 확산 방지 패턴을 사이에 두고 수평적으로 서로 이격하는 반도체 장치.
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