KR20130128996A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자 제조 방법은 제 1 도전형의 반도체 기판을 식각하여 제 1 트렌치를 형성하는 것, 상기 제 1 트렌치로부터 연장하는 제 2 트렌치를 형성하는 것, 상기 제 2 트렌치 내벽으로 불순물을 확산하여 상기 제 2 트렌치를 감싸는 제 2 도전형의 불순물 영역을 형성하는 것, 상기 제 2 트렌치 내벽을 덮는 플로팅 절연막과 상기 제 2 트렌치를 채우는 플로팅 전극을 형성하는 것, 및 상기 제 1 트렌치 내벽을 덮는 게이트 절연막과 상기 제 1 트렌치를 채우는 게이트 전극을 형성하는 것을 포함할 수 있다.

Description

반도체 소자의 제조 방법{Methods for Manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 전력 반도체 소자의 제조 방법에 관한 것이다.
전력 반도체 소자는 자동차, 산업용, 및 정보통신 기기의 고전압 및 대전류의 모터구동용 파워모듈에 필요한 고전압-대전류 파워 스위칭 소자이다. 다양한 전력 반도체 소자 중 수직형의 모스펫(Metal Oxide Silicon Field Effect Transistor; MOSFET) 소자는 기판에 트렌치(trench)를 형성하여 상기 트렌치 내에 게이트를 형성한다. 상기 수직형의 모스펫의 특징은 전류가 상기 수직형의 모스펫의 기판의 상면에 대하여 수직한 채널을 통하여 수직으로 흐른다. 이에 따라 큰 전류 채널 밀도를 가질 수 있다. 또한 전력 반도체 소자로 이용되는 모스펫 소자는 슈퍼 정션(Super-Junction) 구조를 가진다. 상기 슈퍼 정션 구조는 P-N 접합 구조 또는 수직 필드 플레이트(Vertical Field Plate)구조를 가진다.
본 발명의 해결하고자 하는 과제는 제조 공정이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 제 1 도전형의 반도체 기판을 식각하여 제 1 트렌치를 형성하는 것, 상기 제 1 트렌치로부터 연장하는 제 2 트렌치를 형성하는 것, 상기 제 2 트렌치 내벽으로 불순물을 확산하여 상기 제 2 트렌치를 감싸는 제 2 도전형의 불순물 영역을 형성하는 것, 상기 제 2 트렌치 내벽을 덮는 플로팅 절연막과 상기 제 2 트렌치를 채우는 플로팅 전극을 형성하는 것, 및 상기 제 1 트렌치 내벽을 덮는 게이트 절연막과 상기 제 1 트렌치를 채우는 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 제 2 트렌치를 형성하는 것은, 상기 반도체 기판 상에 상기 제 1 트렌치의 내벽을 덮는 보호막을 형성하는 것,상기 제 1 트렌치의 하부면을 덮는 상기 보호막을 제거하여 상기 제 1 트렌치의 하부면을 노출시키는 것, 및 상기 제 1 트렌치의 하부면에 노출된 상기 반도체 기판을 식각하는 것을 포함할 수 있다.
상기 불순물 영역을 형성한 후에 상기 제 1 트렌치의 측벽을 덮는 보호막을 제거하는 것을 포함할 수 있다.
상기 불순물 영역을 형성하는 것은, 상기 제 2 트렌치 내벽을 덮는 제 2 도전형의 불순물 막을 형성하는 것, 상기 불순물 막을 열처리하여 상기 불순물 막에 포함되어 있는 불순물을 상기 제 2 트렌치 주변으로 확산시키는 것을 포함할 수 있다.
상기 불순물 막은 boron(B), aluminum(Al), Gallium(Ga), 및 Indium(In) 중 어느 하나를 포함할 수 있다.
상기 불순물 막은 Nitride(N), Phosphorus(P), Arsenic(As), 및 Antimony(Sb) 중 어느 하나를 포함할 수 있다.
상기 불순물 막은 상기 불순물 영역이 형성된 후에 제거될 수 있다.
상기 반도체 기판의 하부에 제 1 도전형의 드레인 영역 형성하는 것을 더 포함할 수 있다.
상기 불순물 영역 및 상기 플로팅 절연막은 상기 드레인 영역과 접촉되도록 형성될 수 있다.
상기 불순물 영역 및 상기 플로팅 절연막은 상기 드레인 영역과 이격되도록 형성될 수 있다.
상기 반도체 기판 내에 상기 불순물 영역과 접촉되며 상기 제 1 트렌치에 대응되는 깊이를 가지는 채널 영역을 형성하는 것, 상기 채널 영역 상에 형성되되, 상기 불순물 영역과 이격되며 상기 제 1 트렌치의 측벽부와 접촉되는 제 1 도전형의 소스 영역을 형성하는 것, 상기 채널 영역 상에 상기 제 1 트렌치의 측벽과 이격된 제 2 도전형의 소스 영역을 형성하는 것, 상기 반도체 기판 상에 접촉하는 소스 전극을 형성하는 것, 및 상기 반도체 기판 하부의 상기 드레인 영역에 접촉하는 드레인 전극을 형성하는 것을 더 포함할 수 있다.
상기 플로팅 절연막은 상기 게이트 절연막보다 두껍게 형성될 수 있다.
상기 플로팅 절연막은 열 산화 공정(Thermal-oxidation), 및 화학 기상 증착(Chemical Vapor Deposition)방법 중 어느 하나에 의해서 형성될 수 있다.
상기 플로팅 절연막은 산화막, 질화막, 및 산화막과 질화막이 포함된 다층막 중 어느 하나일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 제 2 트렌치 내벽에 제 2 도전형의 불순물 막을 형성한 후 상기 불순물 막에 포함되어 있는 불순물을 반도체 기판 내에 확산시켜 상기 반도체 기판 내에 제 2 도전형의 영역을 형성한다. 이에 따라, 균일한 농도의 제 2 도전형의 영역을 형성할 수 있다. 따라서, 상기 반도체 기판 내에 균일한 농도를 갖는 P-N접합을 형성할 수 있다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 제 1 도전형의 반도체 기판(103)을 준비한다. 상기 반도체 기판(103)은 상기 반도체 기판(103)의 하부에 상기 반도체 기판(103)보다 고농도로 도핑된 제 1 도전형의 드레인 영역(101)을 포함할 수 있다. 상기 반도체 기판(103)은 예를 들어, N형으로 도핑된 반도체 기판일 수 있다.
상기 반도체 기판(103)을 패터닝하여 제 1 트렌치(109)를 형성할 수 있다. 상세하게, 상기 제 1 트렌치(109)는 상기 반도체 기판(103) 상면에 마스크 패턴(미도시)를 형성하고, 상기 마스크 패턴(미도시)에 노출된 상기 반도체 기판(103)을 식각하여 형성될 수 있다. 상기 제 1 트렌치(109)는 상기 반도체 기판(103)을 습식 식각 방법 또는 건식 식각 방법 중 어느 하나의 방법에 의해서 이방성 식각 또는 등방성 식각될 수 있다. 상기 마스크 패턴(미도시)은 상기 제 1 트렌치(109)가 형성된 후에 제거될 수 있다.
상기 반도체 기판(103) 상에 상기 제 1 트렌치(109) 내벽을 덮는 보호막을 컨포말하게 형성할 수 있다. 상기 보호막은 산화막(105) 및 질화막(107)을 포함할 수 있다. 상기 산화막(105)은 대기 중에 노출되었을 때 상기 반도체 기판(103) 상면에 자연적으로 형성될 수 있다. 상기 질화막(107)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition; PVD), 및 원자층 증착법(Atomic Layer Deposition; ALD)으로 상기 산화막(105) 상면에 형성될 수 있다.
도 1b를 참조하면, 상기 제 1 트렌치(109)의 하부면을 식각하여 상기 제 1 트렌치(109)의 바닥면으로부터 연장하는 제 2 트렌치(111)를 형성할 수 있다.
상기 제 2 트렌치(111)를 형성하는 것은, 상기 제 1 트렌치(109)가 노출되도록 상기 질화막(107) 상면에 마스크 패턴(미도시)을 형성하는 것, 상기 제 1 트렌치(109)의 하부면에 형성된 상기 보호막을 식각하는 것, 및 상기 제 1 트렌치(109)의 하부면에 노출된 상기 반도체 기판(103)을 식각하는 것을 포함할 수 있다.
상기 제 2 트렌치(111)는 습식 식각 방법 또는 건식 식각 방법으로 이방성 식각 또는 등방성 식각될 수 있다. 상기 제 2 트렌치(111)의 폭은 상기 제 1 트렌치(109)의 폭과 같거나 좁을 수 있다. 또한 상기 제 2 트렌치(111)의 폭은 상기 제 1 트렌치(109)의 폭보다 더 넓을 수 있다. 상기 마스크 패턴(미도시)은 상기 제 2 트렌치(111)가 형성된 후에 제거될 수 있다.
도 1c를 참조하면, 상기 제 2 트렌치(111) 내벽에 제 2 도전형의 불순물 막(113)을 형성한 후 열처리 공정을 수행하여 제 2 도전형의 불순물 영역(115)을 형성할 수 있다.
상기 불순물 막(113)은 상기 제 2 트렌치(111) 내벽에 형성될 수 있다. 상기 불순물 막(113)은 상기 제 2 트렌치(111) 내벽에서 연장되어 상기 제 1 트렌치(109)의 내벽 및 상기 질화막(107) 상면에 형성될 수 있다. 상기 불순물 막(113)은 화학 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있으며, 바람직하게는 대기압 화학 기상 증착(Atomospheric Pressure Chemical Vapor Deposition)방법으로 형성될 수 있다. 상기 불순물 막(113)은 P형 불순물이 포함된 막일 수 있으며 예를 들어, BSG막(Boron Silicate Glass), BPSG막(Boron Phosphorus Silicate Glass), 및 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나의 불순물이 포함된 막일 수 있다. 이와 달리, 상기 반도체 기판(103)이 P형일 경우, 상기 불순물 막(113)은 N형 불순물이 포함된 막일 수 있으며 예를 들어, 질화물(Nitride), 인(Phosphorus), 비소(Arsenic), 및 안티몬(Antimony) 중 어느 하나의 불순물이 포함된 막일 수 있다.
상기 불순물 영역(115)은 상기 불순물 막(113)에 열처리 공정을 수행하여, 상기 불순물 막(113)에 포함된 불순물을 상기 반도체 기판(103) 내로 확산시켜 형성될 수 있다. 상기 불순물 영역(115)은 상기 제 2 트렌치(111)의 측벽을 감싸도록 형성될 수 있다. 상기 불순물 영역(115)은 상기 드레인 영역(101)과 접촉될 수 있다. 열처리 공정은 약 800°C 내지 약 1,150°C 에서 수행될 수 있다. 열처리 공정 시, 상기 제 1 트렌치(109) 측벽에 형성된 상기 불순물 막(113)에 포함된 불순물은 상기 질화막(107)에 의해 상기 반도체 기판(103)으로 확산되지 않을 수 있다. 따라서, 상기 불순물이 상기 제 2 트렌치(111) 주변의 상기 반도체 기판(103) 내로 수평적으로 확산될 수 있다.
한편, 반도체 기판 내에 P-N 접합을 이용한 슈퍼 정션(Super-junction)을 형성할 때, N형의 반도체 기판 내에 불순물 이온 주입 또는 에피택셜 성장 방법으로 P형의 불순물 영역을 형성할 수도 있다. 그러나, 그러한 경우 불순물 영역의 농도가 불균일하게 도핑되거나 공정 비용이 증가될 수 있다.
반면에, 상기 불순물 막(113) 내에 상기 불순물을 수평적으로 상기 반도체 기판(103)내에 확산시켜 균일한 농도의 상기 불순물 영역(115)을 형성할 수 있다. 따라서, 상기 불순물이 P형 불순물이고, 상기 반도체 기판(103)이 N형일 때, 균일한 농도를 갖는 P-N접합을 형성할 수 있다. 그리하여, 저비용의 공정이 가능할 수 있으며, 신뢰성이 향상된 전력 반도체 소자를 형성할 수 있다.
도 1d를 참조하면, 상기 불순물 막(113)을 제거할 수 있다. 상기 불순물 막(113)은 습식 식각 방법 또는 건식 식각 방법으로 제거될 수 있다. 상기 불순물 막(113)이 제거되어 상기 제 2 트렌치(111) 내벽이 노출될 수 있다.
상기 불순물 막(113)이 제거되어 노출된 상기 제 2 트렌치(111) 내벽에 상기 플로팅 절연막(117)이 형성될 수 있다. 상기 플로팅 절연막(117)은 열 산화 공정(Thermal-oxidation), 또는 화학 기상 증착(Chemical Vapor Deposition)방법으로 형성될 수 있다. 상기 플로팅 절연막(117)은 상기 드레인 영역(101)과 접촉될 수 있다. 상기 플로팅 절연막(117)은 약 0.1um 내지 약 1um 두께로 형성될 수 있다. 상기 플로팅 절연막(117)의 두께는 반도체 소자의 크기 또는 반도체 소자의 항복 전압에 따라 다르게 형성될 수 있다. 상기 플로팅 절연막(117)은 산화막, 질화막, 및 산화막과 질화막이 포함된 다층막일 수 있다.
도 1e를 참조하면, 상기 플로팅 절연막(117)이 형성된 상기 제 2 트렌치(111)내에 플로팅 전극(121)을 형성할 수 있다.
보다 상세하게 설명하면, 플로팅 전극막(미도시)이 상기 제 2 트렌치(111)를 채울 수 있다. 상기 플로팅 전극막(미도시)는 상기 반도체 기판(103) 상에 형성된 상기 질화막(107)을 덮을 수 있다. 상기 플로팅 전극막(미도시)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 및 원자 층 증착법(Atomic Layer Deposition; ALD) 중 어느 하나의 의하여 형성될 수 있다.
상기 플로팅 전극(121)은 상기 질화막(107) 상면 및 상기 제 1 트렌치(109) 내에 형성된 상기 플로팅 전극막(미도시)의 일부분을 식각하여 형성될 수 있다. 상기 플로팅 전극막(미도시)은 에치 백(etch back) 공정, 습식 식각 방법, 및 건식 식각 방법 중 어느 하나의 의하여 식각될 수 있다. 상기 플로팅 전극(121)은 폴리 실리콘 또는 금속 물질로 이루어질 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 알루미늄(Al)일 수 있다.
도 1f를 참조하면, 상기 제 1 트렌치(109)의 측벽과 상기 반도체 기판(103) 상에 형성된 상기 산화막(105) 및 상기 질화막(107)이 제거될 수 있다. 상기 산화막(105) 및 상기 질화막(107)은 습식 식각 방법 또는 건식 식각 방법으로 제거될 수 있다. 상기 산화막(105) 및 상기 질화막(107)이 제거되어 상기 제 1 트렌치(109)의 측벽들과 상기 제 1 도전형의 반도체 기판(103) 상부면이 노출될 수 있다.
상기 산화막(105) 및 상기 질화막(107)이 제거된 후, 노출된 상기 제 1 도전형의 반도체 기판(103) 상부면과 상기 제 1 트렌치(109)의 측벽들을 덮도록 게이트 절연막(123)이 컨포말하게 형성될 수 있다. 상기 게이트 절연막(123)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 원자층 증착법(Atomic Layer Deposition; ALD) 및 열 산화(Thermal-Oxidation) 공정 중 어느 하나에 의하여 형성될 수 있다. 상기 게이트 절연막(123)은 상기 플로팅 절연막(117)보다 얇게 형성될 수 있다.
상기 게이트 절연막(123)이 형성된 상기 제 1 트렌치(109)를 채우는 게이트 전극막(125)이 형성될 수 있다. 상기 게이트 전극막(125)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 및 원자 층 증착법(Atomic Layer Deposition; ALD) 중 어느 하나에 의하여 형성될 수 있다. 상기 게이트 전극막(125)은 폴리 실리콘 또는 금속 물질로 이루어질 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 알루미늄(Al)일 수 있다.
도 1g를 참조하면, 상기 게이트 전극막(125)을 식각하여 상기 제 1 트렌치(109) 내에 게이트 전극(125a)이 형성될 수 있다. 상기 게이트 전극막(125)은 에치 백(Etch-Back) 공정, 습식 식각 방법, 및 건식 식각 방법 중 어느 하나의 방법에 의하여 식각될 수 있다. 이에 따라, 상기 반도체 기판(103) 상에 형성된 상기 게이트 절연막(123)이 노출될 수 있다. 또한, 상기 제 1 트렌치(109) 내에 채워진 상기 게이트 전극막(125)의 일부가 식각되어 상기 제 1 트렌치(109)의 상부가 노출될 수 있다. 상세하게, 상기 게이트 전극(125a)의 상부면은 상기 제 1 도전형의 반도체 기판(103) 상부면보다 낮을 수 있다.
이어서, 상기 게이트 전극(125a) 상부면 및 상기 게이트 절연막(123) 상부면을 덮도록 패시베이션 막(127)이 형성될 수 있다. 즉, 상기 패시베이션 막(127)은 상기 제 1 트렌치(109)의 상부가 채워지도록 형성될 수 있다. 상기 패시베이션 막(127)은 화학 기상 증착(Chemical Vapor Deposition), 물리 기상 증착(Physical Vapor Deposition), 및 원자 층 증착(Atomic Layer Deposition) 중 어느 하나의 방법에 의해서 형성될 수 있다. 상기 패시베이션 막(127)은 산화막 또는 질화막일 수 있다.
도 1h를 참조하면, 상기 반도체 기판(103)의 상부 내에 채널 영역(131)이 형성될 수 있다. 상기 채널 영역(131)을 형성하는 것은, 상기 패시베이션 막(127) 상부면에 포토레지스트 패턴(미도시)를 형성하는 것, 상기 포토레지스트 패턴(미도시)에 노출된 상기 패시베이션 막(127)을 패터닝하는 것, 및 상기 패시베이션 막(127)이 패터닝되어 노출된 상기 반도체 기판(103) 내에 상기 채널 영역(131)을 형성하는 것을 포함할 수 있다.
상기 포토레지스트 패턴(미도시)을 형성하는 것은 상기 패시베이션 막(127) 상부면에 포토레지스트 막을 도포한 후 리소그레피 공정을 이용하여 포토레지스트 패턴(미도시)을 형성할 수 있다. 상기 포토레지스트 패턴(미도시)는 상기 제 1 트렌치(109) 상부에 형성될 수 있다.
상기 패시베이션 막(127)을 패터닝하는 것은 상기 포토레지스트 패턴(미도시)이 형성되지 않은 상기 패시베이션 막(127)을 습식 식각 방법 및 건식 식각 방법 중 어느 하나에 방법에 의해서 제거될 수 있다. 상기 패시베이션 막(127)이 제거될 때, 상기 게이트 절연막(123)이 동시에 제거되어 상기 반도체 기판(103)의 상부면이 노출될 수 있다.
상기 패시베이션 막(127)이 패터닝되어 노출된 상기 반도체 기판(103) 내에 상기 채널 영역(131)을 형성하는 것은 노출된 상기 반도체 기판(103)에 이온주입, 열적 확산 또는 플라즈마 도핑 방법 중 어느 하나의 방법으로 형성될 수 있다. 상기 채널 영역(131)은 상기 불순물 영역(115)과 접촉되며, 상기 제 1 트렌치(109)와 같은 깊이를 갖도록 형성될 수 있다. 상기 채널 영역(131)은 P형 불순물이 도핑되어 형성될 수 있다. 상기 P형 불순물은 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다.
상기 채널 영역(131) 상에 제 1 도전형의 소스 영역(133)이 형성될 수 있다. 상기 제 1 도전형의 소스 영역(133)은 상기 불순물 영역(115)과 이격되며 상기 제 1 트렌치(109)의 측벽부와 접촉되게 형성될 수 있다. 상기 제 1 도전형의 소스 영역(133)은 N형 불순물이 도핑되어 형성될 수 있다. 상기 N형 불순물은 질화물(Nitride), 인(Phosphorus), 비소(Arsenic), 및 안티몬(Antimony) 중 어느 하나일 수 있다.
상기 채널 영역(131) 상에 제 2 도전형의 소스 영역(134)이 형성될 수 있다. 상기 제 2 도전형의 소스 영역(134)은 상기 불순물 영역(115)과 이격되며 상기 제 1 트렌치(109)의 측벽부와 이격되게 형성될 수 있다. 상기 제 2 도전형의 소스 영역(134)은 P형 불순물이 도핑되어 형성될 수 있다. 상기 P형 불순물은 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다.
상기 포토레지스트 패턴(미도시)에 의해 제거되지 않은 상기 패시베이션 막(127)은 습식 식각, 건식 식각, 및 화학 기계적 연마(Chemical Mechanical Polishing) 중 어느 하나에 방법에 의하여 제거될 수 있다. 반면, 상기 제 1 트렌치(109) 내에 채워진 상기 패시베이션 막(127)은 남을 수 있다. 상기 패시베이션 막(127)이 제거되면서 상기 게이트 절연막(123)이 동시에 제거될 수 있다. 따라서, 상기 제 1 도전형의 소스 영역(133) 및 상기 제 2 도전형의 소스 영역(124)이 형성된 상기 반도체 기판(103)의 상부면이 노출될 수 있다.
상기 반도체 기판(103) 상부면에 소스 전극(137)이 형성될 수 있다. 상기 소스 전극(137)은 화학 기상 증착(Chemical Vapor Deposition), 물리 기상 증착(Physical Vapor Deposition), 및 원자 층 증착(Atomic Layer Deposition) 방법 중 어느 하나의 방법에 의하여 형성될 수 있다. 상기 소스 전극(137)은 금속 물질일 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 은(Ag), 또는 금(Au)일 수 있다.
상기 드레인 영역(101) 하부면에 드레인 전극(139)이 형성될 수 있다. 상기 드레인 전극(139)은 화학 기상 증착(Chemical Vapor Deposition), 물리 기상 증착(Physical Vapor Deposition), 및 원자 층 증착(Atomic Layer Deposition) 방법 중 어느 하나의 방법에 의하여 형성될 수 있다. 상기 드레인 전극(139)은 금속 물질 일 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 은(Ag), 또는 금(Au)일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 제 2 도전형의 불순물 영역(115)은 제 2 트렌치(111)의 측벽을 감싸도록 형성될 수 있으며, 제 1 도전형의 드레인 영역(101)과 이격될 수 있다. 이에 따라, 플로팅 절연막(117)은 상기 불순물 영역(115)내에 형성될 수 있으며, 상기 플로팅 절연막(117)은 상기 드레인 영역(101)과 이격될 수 있다.
상기 불순물 영역(115)이 상기 드레인 영역(101)과 이격될 경우, 상기 불순물 영역(115)이 드레인 영역(101)과 접촉된 경우보다 게이트 전하(Gate charge)가 낮아 질 수 있다. 이에 따라, 상기 제 2 도전형의 불순물 영역(115)과 상기 드레인 영역(101)이 접촉된 전력 반도체 소자보다 낮은 항복 전압을 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
103: 반도체 기판
109: 제 1 트렌치
111: 제 2 트렌치
113: 제 2 도전형의 불순물 막
115: 제 2 도전형의 불순물 영역
115: 제 2 도전형의 불순물 영역
117: 플로팅 절연막
121: 플로팅 전극

Claims (14)

  1. 제 1 도전형의 반도체 기판을 식각하여 제 1 트렌치를 형성하는 것;
    상기 제 1 트렌치로부터 연장하는 제 2 트렌치를 형성하는 것;
    상기 제 2 트렌치 내벽으로 불순물을 확산하여 상기 제 2 트렌치를 감싸는 제 2 도전형의 불순물 영역을 형성하는 것;
    상기 제 2 트렌치 내벽을 덮는 플로팅 절연막과 상기 제 2 트렌치를 채우는 플로팅 전극을 형성하는 것; 및
    상기 제 1 트렌치 내벽을 덮는 게이트 절연막과 상기 제 1 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 트렌치를 형성하는 것은,
    상기 반도체 기판 상에 상기 제 1 트렌치의 내벽을 덮는 보호막을 형성하는 것;
    상기 제 1 트렌치의 하부면을 덮는 상기 보호막을 제거하여 상기 제 1 트렌치의 하부면을 노출시키는 것; 및
    상기 제 1 트렌치의 하부면에 노출된 상기 반도체 기판을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 불순물 영역을 형성한 후에 상기 제 1 트렌치의 측벽을 덮는 보호막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 불순물 영역을 형성하는 것은,
    상기 제 2 트렌치 내벽을 덮는 제 2 도전형의 불순물 막을 형성하는 것;
    상기 불순물 막을 열처리하여 상기 불순물 막에 포함되어 있는 불순물을 상기 제 2 트렌치 주변으로 확산시키는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 불순물 막은 boron(B), aluminum(Al), Gallium(Ga), 및 Indium(In) 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 불순물 막은 Nitride(N), Phosphorus(P), Arsenic(As), 및 Antimony(Sb) 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서,
    상기 불순물 막은 상기 불순물 영역이 형성된 후에 제거되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판의 하부에 제 1 도전형의 드레인 영역 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 불순물 영역 및 상기 플로팅 절연막은 상기 드레인 영역과 접촉되도록 형성되는 반도체 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 불순물 영역 및 상기 플로팅 절연막은 상기 드레인 영역과 이격되도록 형성되는 반도체 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 반도체 기판 내에 상기 불순물 영역과 접촉되며 상기 제 1 트렌치에 대응되는 깊이를 가지는 채널 영역을 형성하는 것;
    상기 채널 영역 상에 형성되되, 상기 불순물 영역과 이격되며 상기 제 1 트렌치의 측벽부와 접촉되는 제 1 도전형의 소스 영역을 형성하는 것;
    상기 채널 영역 상에 상기 제 1 트렌치의 측벽과 이격된 제 2 도전형의 소스 영역을 형성하는 것;
    상기 반도체 기판 상에 접촉하는 소스 전극을 형성하는 것; 및
    상기 반도체 기판 하부의 드레인 영역에 접촉하는 상기 드레인 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 플로팅 절연막은 상기 게이트 절연막보다 두껍게 형성되는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 플로팅 절연막은 열 산화 공정(Thermal-oxidation), 및 화학 기상 증착(Chemical Vapor Deposition)방법 중 어느 하나에 의해서 형성되는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 플로팅 절연막은 산화막, 질화막, 및 산화막과 질화막이 포함된 다층막 중 어느 하나인 반도체 소자의 제조 방법.
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