TWI469193B - 高密度溝槽式功率半導體結構與其製造方法 - Google Patents

高密度溝槽式功率半導體結構與其製造方法 Download PDF

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Description

高密度溝槽式功率半導體結構與其製造方法
本發明係關於功率半導體結構與其製造方法，尤指溝槽式功率半導體結構與其製造方法。
第1A至1C圖顯示一傳統溝槽式功率半導體結構之部份製作流程。以下描述係以N型功率金氧半場效電晶體(power MOSFET)為例。如第1A圖所示，首先，提供一N型矽基材110。然後，利用一光罩(未圖示)定義出閘極溝槽120的位置，並利用蝕刻的方式，於N型矽基材110內製作出複數個閘極溝槽120。隨後，形成一閘極氧化層130於N型矽基材110裸露之表面。接下來，沉積一多晶矽層覆蓋於閘極氧化層130上，並且填滿閘極溝槽120。然後，回蝕(etch back)去除位於N型矽基材110上方之部分多晶矽層，以構成複數個多晶矽閘極結構140。
然後，如第1B圖所示，形成一絕緣層131覆蓋於多晶矽閘極結構140上，接下來，以全面離子佈植(blanket ion implantation)的方式植入P型摻雜物於N型矽基材110中，以形成一重摻雜區(未圖示)。然後，如第1C圖所示，以熱驅入(drive-in)製程使植入之P型摻雜物向下擴散，形成一位於N型矽基材110內之P型本體區(body)150。隨後，植入N型摻雜物於P型本體區150內，再施以熱驅入製程，以形成一源極摻雜區160。
為了縮小金氧半場效電晶體之尺寸以提高元件積集度(integration)，閘極溝槽120的寬度與源極摻雜區160的寬度也必須再縮小。然而，閘極溝槽120的寬度縮小時，會導致多晶矽閘極結構140的閘極阻抗大幅提升，而相對地對電晶體之切換速度造成不利的影響，進而造成切換損失(switching loss)的增加；而源極摻雜區160的寬度縮小時，會導致源極摻雜區160的接觸電阻上升，使得電晶體導通電阻大幅提升，進而造成傳導損失 (conduction loss)的增加。因而如何有效改善溝槽式功率半導體結構，使其擁有低閘極阻抗與電晶體導通電阻(Low Rds(ON))，已成了急需解決之問題。
因此，尋找一個擁有低接觸電阻之高密度溝槽式功率半導體結構，以克服習知技術之種種缺失，是本技術領域一個重要之課題。
有鑑於上述問題，本發明之目的是提出一具有高密度溝槽式功率半導體結構與其製造方法，能夠有效地降低閘極阻抗與電晶體導通電阻，進而達到電晶體尺寸再縮小的等級。
為達成上述目的，本發明提供一種高密度溝槽式功率半導體結構之製造方法。包括下列步驟：先形成至少一閘極溝槽於一矽基材內，然後，形成一閘極氧化層覆蓋該矽基材之裸露表面。接下來，形成一閘極多晶矽結構於該閘極溝槽內後，再形成一絕緣層於該閘極溝槽內並且覆蓋該閘極多晶矽結構。接下來，形成具有一第一導電型之一本體區，然後，植入第二導電型之摻雜物於上述本體區內，用以形成一源極摻雜區。接下來，移除部份該閘極氧化層與該絕緣層，以裸露該閘極多晶矽結構與該源極摻雜區之表面。隨後，形成一絕緣結構於該閘極溝槽之側壁，該絕緣結構具有一預定厚度。接下來，沉積一金屬層於該閘極多晶矽結構與該源極摻雜區之表面，並且施以一熱製程，以形成該第一自對準金屬矽化物層於該閘極多晶矽結構之表面與該第二自對準金屬矽化物層於該源極摻雜區之表面。最後，形成一介電結構於該第一自對準金屬矽化物層上，以及形成一源極金屬層於該介電結構與該第二自對準金屬矽化物層上。其中，該絕緣結構，用以形成一適當距離於該第一自對準金屬矽化物層與該第二自對準金屬矽化物層之間。
本發明並提供一種高密度溝槽式之功率半導體結構。包括：一 矽基材，複數個閘極溝槽，位於該矽基材內，其中每一閘極溝槽包含：一閘極氧化層，覆蓋於該閘極溝槽之內側表面，以及一閘極多晶矽結構，位於該閘極溝槽內，並且，該閘極多晶矽結構之一上表面與該閘極溝槽之開口相隔一預定距離。一本體區，位於該相鄰之閘極溝槽之間。一源極摻雜區，位於該本體區之一上部分。一絕緣結構，位於該閘極多晶矽結構上方，並且覆蓋該閘極溝槽之一側壁。一第一自對準金屬矽化物層，位於該閘極多晶矽結構之一上表面，該第一自對準金屬矽化物層之上表面位於該源級掺雜區之一半深度以下。一第二自對準金屬矽化物層，位於該源極摻雜區之一上表面。一介電結構，填入該閘極溝槽，以覆蓋該第一自對準金屬矽化物層。以及，一源極金屬層，透過該第二自對準金屬矽化物層電性連接該源極摻雜區。
以上的概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍。而有關本發明的其他目的與優點，將在後續的說明與圖示加以闡述。
本發明之主要技術特徵係在於利用自對準金屬矽化物(salicide)製程，於閘極溝槽內之多晶矽閘極結構與源極摻雜區上形成金屬矽化物，以解決縮小閘極溝槽與源極摻雜區寬度時，所遭遇的閘極阻抗與電晶體導通電阻大幅上升問題。這對於深次微米元件是很重要的課題，因為接觸電阻與接觸面積成反比，當元件縮小後，接觸電阻會相對地增加，進而影響元件的驅動能力，因此利用本發明能再進一步達到縮小電晶體尺寸，提升元件積集度(integration)，另外，在佈局設計上也可以節省元件所佔的面積，減少寄生電容，改善高頻運作特性。
第2A至2E圖顯示本發明溝槽式功率半導體結構之製作方法之第一實施例。如第2A圖所示，形成複數個閘極溝槽220於一矽基材210內。隨後，形成一閘極氧化層230覆蓋該矽基材210 之裸露表面，包含閘極溝槽220之內側表面以及矽基材210之上表面。此閘極氧化層230亦可以由其他絕緣的材料所取代。接下來，形成一閘極多晶矽層於閘極氧化層230之上與閘極溝槽220內，並將矽基材210上與閘極溝槽220內部分的閘極多晶矽層移除，以形成閘極多晶矽結構240於閘極溝槽220內，並且該閘極多晶矽結構240的頂部，與矽基材210的表面(如圖虛線所示)，存在一適當距離L，此L距離約為1000~3000(埃)。然後，形成一絕緣層於閘極多晶矽結構240與矽基材210上方，並將矽基材210上方多餘的絕緣層與閘極氧化層230移除，僅留下具有足夠厚度的絕緣層231於閘極多晶矽結構240上。就一較佳實施例而言，前述絕緣層可以由氧化矽所構成，並且，多餘的絕緣層與閘極氧化層230可以直接採用回蝕(etch back)製程一併去除。
隨後，形成一緩衝絕緣層232於絕緣層231上與矽基材210上，此緩衝絕緣層232厚度約為200~300(埃)，可防止後續離子植入步驟時，雜質擴散所造成的污染。上述的閘極氧化層230、絕緣層231與緩衝絕緣層232亦可為同一物質。
接下來，如第2B圖所示，植入第一導電型之摻雜物於矽基材210內，以形成一摻雜區(未圖示)。隨後，針對摻雜區內之第一導電型之摻雜物，進行熱擴散(drive-in)製程。在此熱擴散製程中，摻雜區內之摻雜物係向下擴散，而形成一本體區250。隨後，植入第二導電型之摻雜物於本體250內，並施以另一道熱擴散製程，以形成源極摻雜區260於矽基材210的表面，該源極摻雜區260的底部(深度)，必需要低於閘極多晶矽結構240的上表面。
接下來，如第2C圖所示，移除絕緣層231與緩衝絕緣層232，並且裸露出閘極多晶矽結構240與矽基材210的上表面，隨後，形成一絕緣結構233於閘極溝槽220內裸露的側壁。此絕緣結構233的厚度約為700~3000(埃)，可用來防止溝槽式功率半導體結構尺寸再縮小時，源極金屬矽化物層接觸到閘極金屬矽化物層(形 成於後續製程中)，導致溝槽式功率半導體的損壞。以較佳實施例而言，上述絕緣結構233的厚度大於閘極氧化層230的厚度。
隨後，如第2D圖所示，沉積一金屬層，並施以第一次快速升溫退火的製程，升溫溫度約為760℃，使金屬層與源極摻雜區260、閘極多晶矽結構240之界面上反應生成矽化物。至於受到絕緣結構233所覆蓋之源極摻雜區260，則不會與金屬層反應成金屬矽化物，所以此步驟為自我對準的過程。隨後，再利用選擇性蝕刻，去除未反應的金屬材料，留下形成源極摻雜區260上方的金屬矽化物層270，與閘極多晶矽結構240上方的閘極金屬矽化物層271。為了進一步降低金屬矽化物的阻值，可選擇再做第二次的升溫退火製程，此時，升溫溫度約為850℃。上述的金屬層一般係選自Ti(TiN)、Co、Ni及其組成之物質群，依據需求可為不同之金屬。為了防止金屬矽化物層270接觸到閘極金屬矽化物層271，上述閘極金屬矽化物層271的表面與金屬矽化物層270的垂直距離，最好是大於源極摻雜區260的一半厚度(如虛線所示)。於閘極多晶矽結構240與源極摻雜區260上，利用salicide製程完成金屬矽化物層，可以有效的降低接觸電阻，並進一步提昇元件的驅動能力。
接下來，如第2E圖所示，形成一適當厚度的介電結構234覆蓋於閘極金屬矽化物層271上，最後，沉積一源極金屬層280於介電結構234與金屬矽化物層270上，以電性連結至源極摻雜區260。以較佳實施例而言，上述介電結構234的表面接近於矽基材210的表面，以確保金屬矽化物層270係完全連結至源極金屬層280。其次，在本實施例中，介電結構234係完全覆蓋絕緣結構233。不過，本發明並不限於此，上述絕緣結構233亦可不需要全部被介電結構234覆蓋。
第3A至第3B圖顯示本發明溝槽式功率半導體結構之製作方法之第二實施例。其中與第一實施例之差異處，如第3A圖所示， 在閘極多晶矽結構340完成後，先移除位於矽基材310表面與閘極溝槽320內部份閘極氧化層330，隨後，如第3B圖顯示，形成絕緣層334於閘極多晶矽結構340與矽基材310上方，因為閘極多晶矽結構340的掺雜濃度大於矽基材310，於絕緣層334形成時，閘極多晶矽結構340上絕緣層(氧化層)的成長速度會大於矽基材310上的絕緣層(氧化層)，也因此於閘極多晶矽結構340上的絕緣層334能有足夠厚度，以抵擋後續源極摻雜區之離子植入步驟，同時避免源極摻雜區的雜質經由閘極溝槽之側邊擴散到閘極多晶矽結構340裡，隨後步驟與第一實施例相同，在此不予贅述。
第4A至第4B圖顯示本發明溝槽式功率半導體結構之製作方法之第三實施例。其中與第一實施例之差異處，在於形成源極摻雜區的熱擴散製程步驟，延遲至與金屬矽化物的快速升溫退火製程一起完成。第4A圖所示，在形成本體區450後，植入第二導電型之摻雜物於本體450內，形成第二導電型摻雜區461，接下來，移除部份閘極氧化層與絕緣層(未圖示)，並且裸露出閘極多晶矽結構440的上表面，隨後，形成絕緣結構433於閘極溝槽內裸露的側壁。接下來，沉積一金屬層472於閘極多晶矽結構440與第二導電型摻雜區461上，接下來，如第4B圖所示，施以快速升溫退火的製程，同時形成源極摻雜區460’與金屬矽化物層472’，隨後步驟與實施例一相同，在此不予贅述。
如上所述，本發明完全符合專利三要件：新穎性、進步性和產業上的利用性。本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。
先前技術：
110‧‧‧矽基材
120‧‧‧閘極溝槽
130‧‧‧閘極氧化層
131‧‧‧絕緣層
140‧‧‧多晶矽閘極結構
150‧‧‧P型本體區
160‧‧‧源極摻雜區
本發明：
210,310‧‧‧矽基材
220,320‧‧‧閘極溝槽
230,330‧‧‧閘極氧化層
231,334‧‧‧絕緣層
232‧‧‧緩衝絕緣層
233,433‧‧‧絕緣結構
234‧‧‧介電結構
240,340‧‧‧閘極多晶矽結構
250,450‧‧‧本體區
260,460’‧‧‧源極摻雜區
461‧‧‧第二導電型摻雜區
270,472’‧‧‧金屬矽化物層
271‧‧‧閘極金屬矽化物層
272‧‧‧金屬層
280‧‧‧源極金屬層
第1A至1C圖顯示先前技術之溝槽式功率半導體結構(trench power MOSFET)之部份製作流程。
第2A至2E圖顯示本發明之溝槽式功率半導體結構的製作方法之第一實施例。
第3A至第3B圖顯示本發明之溝槽式功率半導體結構的製作方法之第二實施例。
第4A至第4B圖顯示本發明之溝槽式功率半導體結構的製作方法之第三實施例。
210‧‧‧矽基材
234‧‧‧介電結構
240‧‧‧閘極多晶矽結構
270‧‧‧金屬矽化物層
271‧‧‧閘極金屬矽化物層
280‧‧‧源極金屬層

Claims (10)

  1. 一種高密度溝槽式功率半導體結構之製造方法，包括下列步驟：形成至少一閘極溝槽於一矽基材內；形成一閘極氧化層覆蓋該矽基材之裸露表面；形成一閘極多晶矽結構於該閘極溝槽內；形成一絕緣層於該閘極溝槽內並且覆蓋該閘極多晶矽結構；形成一緩衝絕緣層於該絕緣層上與該矽基材內上，其中該緩衝絕緣層的厚度介於200至300埃；形成具有一第一導電型之一本體區；植入一第二導電型之摻雜物於該本體區內，用以形成一源極摻雜區；移除部份該閘極氧化層與該絕緣層，以裸露該閘極多晶矽結構與該源極摻雜區之表面；形成一絕緣結構於該閘極溝槽之側壁，該絕緣結構具有一預定厚度；沉積一金屬層於該閘極多晶矽結構與該源極摻雜區之裸露表面，並施以一熱製程，以形成一第一自對準金屬矽化物層於該閘極多晶矽結構之表面與一第二自對準金屬矽化物層於該源極摻雜區之表面；形成一介電結構於該閘極溝槽內，以覆蓋該第一自對準金屬矽化物層；以及形成一源極金屬層於該介電結構與該第二自對準金屬矽化物層上。
  2. 如申請專利範圍第1項之一種高密度溝槽式功率半導體結構之製造方法，其中，於植入該第二導電型之摻雜物之步驟後，更包括施以一源極摻雜熱擴散(drive-in)製程。
  3. 如申請專利範圍第1項之一種高密度溝槽式功率半導體結構之 製造方法，其中，該第一自對準金屬矽化物層之上表面與第二自對準金屬矽化物層的垂直距離大於該源極摻雜區之深度的一半。
  4. 如申請專利範圍第1項之一種高密度溝槽式功率半導體結構之製造方法，其中，該閘極氧化層、該絕緣層、該絕緣結構與該介電結構為同一物質。
  5. 如申請專利範圍第1項之一種高密度溝槽式功率半導體結構之製造方法，其中，移除部份該閘極氧化層與該絕緣層，以裸露該閘極多晶矽結構與該源極摻雜區之表面之步驟包括：於形成該絕緣層於該閘極溝槽內之步驟前，移除部分該閘極氧化層以裸露該閘極溝槽之側壁與該矽基材之表面。
  6. 一種高密度溝槽式之功率半導體結構，包括：一矽基材；複數個閘極溝槽，位於該矽基材內：一閘極氧化層，覆蓋於該閘極溝槽之內側表面；一閘極多晶矽結構，位於該閘極溝槽內，並且，該閘極多晶矽結構之一上表面與該閘極溝槽之開口相隔一預定距離；一本體區，位於該相鄰之閘極溝槽之間；一源極摻雜區，位於該本體區之一上部分；一絕緣結構，位於該閘極多晶矽結構上方，並且覆蓋該閘極溝槽之一側壁；一第一自對準金屬矽化物層，位於該閘極多晶矽結構之一上表面；一第二自對準金屬矽化物層，位於該源極摻雜區之一上表面；一介電結構，填入該閘極溝槽，以覆蓋該第一自對準金屬矽化物層；以及一源極金屬層，透過該第二自對準金屬矽化物層電性連接該源極摻雜區。
  7. 如申請專利範圍第6項之高密度溝槽式之功率半導體結構，其中，該第一自對準金屬矽化物層之上表面與第二自對準金屬矽化 物層的垂直距離大於該源極摻雜區之深度的一半。
  8. 如申請專利範圍第6項之高密度溝槽式之功率半導體結構，其中，該絕緣結構的厚度大於該閘極氧化層的厚度。
  9. 如申請專利範圍第6項之高密度溝槽式之功率半導體結構，其中，該介電結構覆蓋該絕緣結構。
  10. 如申請專利範圍第6項之高密度溝槽式之功率半導體結構，其中，該第一自對準金屬矽化物層與第二自對準金屬矽化物層為同一物質。
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