CN115602543A - 一种半导体结构的制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构的制作方法，属于半导体技术领域。所述制作方法包括：提供一衬底；所述衬底内形成第一掺杂区、第二掺杂区和第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间；在所述衬底上形成第一栅极，所述第一栅极位于所述第一掺杂区和所述第三掺杂区之间；在所述衬底上形成第二栅极，所述第二栅极位于所述第二掺杂区和所述第三掺杂区之间；在所述衬底上形成预设厚度的金属层；在第一退火温度下对金属层进行第一次退火，形成第一金属硅化物；在第二退火温度下对第一金属硅化物进行第二次退火，形成自对准金属硅化物。通过本发明提供的一种半导体结构的制作方法，可获得高质量的以及高集成度的半导体结构。

Description

一种半导体结构的制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构的制作方法。
背景技术
随着半导体器件的发展，芯片的集成度不断增加。芯片中的半导体器件之间的距离不断减小，但半导体器件的工作电压维持不变，导致半导体器件的内电场不断增加，半导体器件的性能退化。通常采用金属硅化物降低半导体器件的接触电阻和寄生串联电阻，以此提高半导体器件性能。
由于半导体器件的体积微缩化，半导体器件之间的宽度尺寸不一致，在形成金属硅化物时，沉积的金属层厚度不均匀。容易出现由于金属层提供不足，金属硅化物容易产生缺陷，增加金属硅化物的电阻，进而影响半导体器件的可靠度问题。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的一种半导体结构的制作方法，能够减少自对准金属硅化物的缺陷，获得高质量且高集成度的半导体结构。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制作方法，至少包括：
提供一衬底；
在所述衬底内形成第一掺杂区、第二掺杂区和第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间；
在所述衬底上形成第一栅极，所述第一栅极位于所述第一掺杂区和所述第三掺杂区之间；
在所述衬底上形成第二栅极，所述第二栅极位于所述第二掺杂区和所述第三掺杂区之间；
在所述衬底上形成预设厚度的金属层，所述金属层覆盖裸露的所述衬底、所述第一栅极和所述第二栅极的表面；
在第一退火温度下对所述金属层进行第一次退火，形成第一金属硅化物；以及
在第二退火温度下对所述第一金属硅化物进行第二次退火，形成自对准金属硅化物。
在本发明一实施例中，形成的所述金属层至少为金属镍、金属钴、镍铂合金或镍钴合金中的一种，且所述金属层的预设厚度为20nm~30nm。
在本发明一实施例中，所述第一次退火包括第一升温阶段，所述第一升温阶段的升温速度为3℃/秒~9℃/秒。
在本发明一实施例中，所述第一次退火包括第二升温阶段，所述第二升温阶段的升温速度为所述第一升温阶段的升温速度的2倍~3倍。
在本发明一实施例中，所述第一升温阶段与所述第二升温阶段之间包括稳定阶段。
在本发明一实施例中，所述第一退火温度为200℃~270℃。
在本发明一实施例中，所述第二次退火方式为激光退火，且所述第二退火温度为600℃~1000℃。
在本发明一实施例中，所述第二次退火的退火时间为0.1ms~2ms。
在本发明一实施例中，所述第三掺杂区的横向尺寸为所述第一掺杂区的横向尺寸的二分之一至三分之二。
在本发明一实施例中，所述第三掺杂区的横向尺寸为30nm~50nm。
如上所述，本发明提供的一种半导体结构的制作方法，可减小第一栅极和第二栅极之间的距离，提高半导体结构的集成度。能够减少连接结构的数量，进而减少制程步骤，简化半导体器件的制程方法。降低自对准金属硅化物缺陷发生的机率，获得高质量低阻值的自对准金属硅化物。降低导电插塞与栅极以及重掺区的接触电阻，提高器件的性能，同时防止重掺区被击穿或漏电，从而可以提高器件的稳定性。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中在衬底上形成沟槽隔离结构的结构示意图。
图2为一实施例中在衬底上形成多个掺杂区的结构示意图。
图3为一实施例中在衬底上形成第一栅极和第二栅极的结构示意图。
图4为一实施例中在衬底上形成侧墙结构示意图。
图5为一实施例中在衬底上形成侧重掺区示意图。
图6为一实施例中金属层结构示意图。
图7为一实施例中第一次退火过程示意图。
图8为一实施例中自对准金属硅化物示意图。
图9为一实施例中形成金属互联结构的结构示意图。
标号说明：
10、衬底；11、浅沟槽隔离结构；12、垫氧化层；131、第一掺杂区；132、第二掺杂区；133、第三掺杂区；14、栅极氧化层；151、第一栅极氧化层；152、第二栅极氧化层；16、第一栅极；17、第二栅极；18、侧墙结构；191、第一重掺区；192、第二重掺区；193、第三重掺区；20、金属层；21、自对准金属硅化物；22、层间介质层；23、导电插塞；24、金属互联结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图9所示，本发明提供的制作方法获得的半导体结构包括衬底10，衬底10上设置多个半导体器件，多个半导体器件通过金属互联结构24进行连接。在不同的实施例中，衬底10上的半导体器件可以为不同类型的半导体器件，可依据所需灵活设定半导体器件的类型。半导体器件例如可以为场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOS）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、高速恢复二极管（Fast RecoveryDiode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-Emitting Diode，LED)、栅极光闭晶闸管（Gate Turn offThyristor，GTO）、晶闸管(Thyristor)、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。金属互联结构24设置在半导体器件上，以将多个半导体器件按照需求电性连接起来，形成半导体结构。
请参阅图9所示，在半导体结构中，例如使用金属互联结构24将半导体器件串接或并接。当两个半导体器件串接在一起时，第一半导体器件的输出信号是第二半导体器件的输入信号。可依据设计的版图图形将第一半导体器件的源极/漏极与第二半导体器件的源极/漏极连接。
请参阅图1至图9所示，在本发明一实施例中，例如以半导体结构例如以串联的第一半导体器件和第二半导体器件为例，对制作方法进行阐述，且第一半导体器件和第二半导体器件为同种类型的半导体器件，半导体器件例如为MOS晶体管。其中，第一半导体器件的输出端为第二半导体器件的输入端，或第二半导体器件的输出端为第一半导体器件的输入端。即第一半导体的源极或漏极与第二半导体器件的源极或漏极连接。
请参阅图1所示，在本发明一实施例中，衬底10可以为任意适用的半导体材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、硅锗（GeSi）、蓝宝石或硅片等基板，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等，具体可根据图像传感器的制备要求进行选择。在本实施例中，衬底10例如为带有外延结构的硅片半导体衬底，且外延结构例如为同质外延层。在本实施例中，衬底10的例如选用单晶硅基板，衬底10又例如为P型半导体衬底。
请参阅图1所示，在本发明一实施例中，在衬底10上形成多个浅沟槽隔离结构11。具体可在衬底10上形成垫氧化层12和垫氮化层（图中未显示），再在垫氮化层上形成图案化光阻层（图中未显示），图案化光阻层定义形成的浅沟槽隔离结构11的位置。例如采用SF6、CF4、CF4/H2、CHF3、CF4/O2和HBr所构成的群组中的一种或多种气体干法刻蚀衬底10，形成多个沟槽。且在蚀刻过程中，为保证蚀刻后的沟槽的形状，反应腔内的射频源功率的范围例如为400W~1000W，射频偏压功率的范围例如为600W~1200W。在形成沟槽后，在沟槽内填充介质，直至介质覆盖垫氮化层。在本实施例中，介质的材料例如可以包括二氧化硅，氮化硅，氮氧化硅等。然后，经过平坦化处理，去除垫氮化层，形成多个浅沟槽隔离结构11。
请参阅图1至图2所示，在本发明一实施例中，在形成多个浅沟槽隔离结构11后，可在衬底10中注入第一类型离子，形成深阱区13。在本实施例中，当第一半导体器件和第二半导体器件例如为P型半导体器件时，则衬底10上的深阱区13例如为N型阱区。可在衬底10中注入N型的离子，形成N型深阱区13。当形成N型阱时，植入的离子为具有五个价电子的离子，例如可以为磷离子或砷离子。当磷离子替换硅原子时，向晶体的价带提供一个带负电的电子，从而在衬底10中形成N型阱。且为保证深阱区13的质量以及形状，可依据深阱区13的形状进行多次植入磷离子。在其他实施例中，当第一半导体器件和第二半导体器件例如为N型半导体器件时，则衬底10上的深阱区13例如为P型深阱区13。可在衬底10中注入P型离子，形成P型深阱区13。当形成P型深阱区13时，植入的离子为具有三个价电子的离子，例如可以为硼离子。当硼离子替换硅原子时，向晶体的价带提供一个带正电的空穴，从而在衬底10中内形成P型阱。且为保证深阱区13的质量以及形状，可多次植入硼离子。
请参阅图2所示，在本发明一实施例中，在形成深阱区13后，例如可向衬底10中注入第二类型离子，形成多个掺杂区，且第二类型离子与第一类型离子互补，在本实施例中，第二类型离子例如为P型离子。其中，掺杂区例如包括第一掺杂区131、第二掺杂区132和第三掺杂区133。第一掺杂区131、第三掺杂区133、第二掺杂区132并排设置，且位于相邻浅沟槽隔离结构11之间。其中，第三掺杂区133位于第一掺杂区131和第二掺杂区132之间，且第一掺杂区131和第二掺杂区132的横向尺寸相等，第三掺杂区133的横向尺寸例如为第一掺杂区131的横向尺寸的二分之一至三分之二，在本实施例中，第三掺杂区133的横向尺寸例如为30nm~50nm，在其他实施例中，第三掺杂区133的横向尺寸可根据制作要求进行选择。
请参阅图2所示，在本发明一实施例中，第一掺杂区131和第二掺杂区132与浅沟槽隔离结构11紧贴设置，并包覆部分浅沟槽隔离结构11。第三掺杂区133位于第一掺杂区131和第二掺杂区132之间，以连接第一半导体器件和第二半导体器件。其中，第一掺杂区131、第二掺杂区132和第三掺杂区133的深度大于浅沟槽隔离结构11的深度。在本实施例中，第一掺杂区131、第二掺杂区132和第三掺杂区133例如为P型轻掺杂区。
请参阅图2所示，在本发明一实施例中，第一掺杂区131用于形成第一半导体器件的源极/漏极，第二掺杂区132用于形成第二半导体器件的源极/漏极，第三掺杂区133用于形成第一半导体器件的漏极/源极，和第二半导体器件的漏极/源极。在本实施例中，第一半导体器件的漏极/源极与第二半导体器件的漏极/源极为同一掺杂区，即第三掺杂区133。通过将第一半导体器件漏极/源极和第二半导体器件的漏极/源极设置为同一掺杂区，可实现第一半导体器件和第二半导体器件的串联。且由于第一半导体器件与第二半导体器件通过第三掺杂区133连接，可减小第一半导体器件和第二半导体器件之间的距离，提高半导体结构的集成度。
请参阅图2至图3所示，在本发明一实施例中，在形成多个掺杂区后，在衬底10上形成多个栅极，栅极包括第一栅极16和第二栅极17。本实施例，在形成栅极之前，去除衬底10上垫氧化层12，例如可通过干法或湿法刻蚀去除，例如通过氢氟酸溶液进行湿法刻蚀。再在衬底10的表面形成栅极氧化层14，本发明不限制栅极氧化层14的形成方法，例如采用热氧化法（湿氧化或者干氧化）工艺、原位蒸汽产生工艺、化学气相沉积工艺或者原子层沉积工艺等方法形成。在本实施例中，栅极氧化层14例如通过热氧化法生成，其中栅极氧化层14例如为氧化硅材料，且栅极氧化层14的厚度例如为3nm~10nm。在其他实施例中，栅极氧化层14的材料以及厚度也可以根据实际需要进行设定。垫氧化层12在阱区形成的过程中，不可避免的会产生刻伤现象，通过重新设置栅极氧化层14，确保栅极氧化层14的平整度以及降低缺陷率，改善半导体器件的击穿和漏电现象。
请参阅图3所示，在本发明一实施例中，在在栅极氧化层14上沉积一层栅极材料层，栅极材料层例如为多晶硅、金属材料、金属材料化合物或其他合适的材料等。在本实施例中，栅极材料层例如为多晶硅层，且栅极材料层的厚度例如为200nm~400nm，其中，多晶硅层的掺杂类型可以为P型，也可以为N型，确保多晶硅层的掺杂类型与衬底10的掺杂类型不同。在其他实施例中，栅极材料层的材料和厚度可以根据实际需要进行设定。在形成栅极材料层后，在栅极材料层上形成光刻胶（图中未显示），然后对光刻胶进行曝光以及显影，形成图案化的光阻层。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极材料层，以形成第一栅极16和第二栅极17。
请参阅图3所示，在本发明一实施例中，第一栅极16设置在第一掺杂区131和第三掺杂区133之间的深阱区13上，且第一栅极16的两侧与第一掺杂区131和第三掺杂区133的边界对齐。第二栅极17设置在第二掺杂区132和第三掺杂区133之间的深阱区13上，且第二栅极17的两侧与第二掺杂区132和第三掺杂区133的边界对齐。即第一栅极16和第二栅极17并列设置在衬底10上，以形成多个半导体器件，同时确半导体保器件的沟道长度，减少窄沟道效应。
请参阅图3至图4所示，在本发明一实施例中，在形成栅极后，在栅极氧化层14、栅极以衬底10上沉积侧墙介质层（图中未显示），侧墙介质层例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层等绝缘材料。形成侧墙介质层之后，例如可采用等离子刻蚀工艺或干法蚀刻等刻蚀工艺去除栅极和部分衬底10上上的侧墙介质层，保留位于栅极两侧的侧墙介质层。将保留下的侧墙介质层定义侧墙结构18，且侧墙结构18的高度与栅极的高度一致，侧墙结构18的宽度由栅极的顶部至底部逐渐增加，通过设置绝缘性侧墙结构18，防止制备的横向绝缘栅双极型晶体管产生漏电现象。在本实施例中，侧墙结构18的形状例如为圆弧状，在其他实施例中，侧墙结构18的形状还可以为三角形状或L形状。
请参阅图4至图5所示，在本发明一实施例中，在形成侧墙结构18后，在第一掺杂区131上形成第一重掺区191，在第二掺杂区132上形成第二重掺区192，在第三掺杂区133上形成第三重掺区193。在本实施例中，第一重掺区191、第二重掺区192和第三重掺区193如为P型轻掺杂区。其中，第一重掺区191位于浅沟槽隔离结构11与第一栅极16的侧墙结构18之间，并与浅沟槽隔离结构11与第一栅极16的侧墙结构18接触设置，第二重掺区192位于浅沟槽隔离结构11与第二栅极17的侧墙结构18之间，并与浅沟槽隔离结构11和第二栅极17的侧墙结构18接触设置，第三重掺区193位于第一栅极16和第二栅极17相邻的侧墙结构18之间。第一重掺区191为第一半导体器件的源掺杂区或漏掺杂区，第二重掺区192为第二半导体器件的源掺区或漏掺区，第三重掺区193为第一半导体器件和第二半导体器件的源掺区或漏掺区。
请参阅图5所示，在本发明一实施例中，在形成重掺区后，去除衬底10上的部分栅极氧化层，在第一栅极16的底部形成第一栅极氧化层151，同时第一栅极16两侧的侧墙结构18也位于第一栅极氧化层151上，以减少半导体器件的漏电现象。在第二栅极17的底部形成第二栅极氧化层152，同时第二栅极17两侧的侧墙结构18也位于第二栅极氧化层152上，以减少半导体器件的击穿和漏电现象。
请参阅图5和图6所示，在本发明一实施例中，在衬底10上形成金属层20，金属层20覆盖裸露的衬底10、第一栅极16、第二栅极17、浅沟槽隔离结构11以及侧墙结构18的表面，以用于形成自对准金属硅化物。在本实施例中，金属层20至少为金属镍、金属钴、镍铂合金或镍钴合金等中的一种，又例如为镍铂合金，且铂的质量分数例如为5%~10%，增加金属层20的加热稳定性，减少缺陷的产生。在本实施例中，金属层20例如通过物理气相沉积获得，且金属层20的厚度例如为20nm~30nm，为自对准金属硅化物的形成提供充足的镍源。
请参阅图6和图7所示，在本发明一实施例中，在形成金属层20后，对衬底10进行第一次退火处理。第一次退火处理包括五个阶段，分别为第一次升温阶段、稳定阶段、第二升温阶段、退火阶段和冷却阶段，其中，第一次升温阶段的温度例如从室温t1升至第一温度t2，第一温度t2例如为140℃~180℃，升温时间a例如为20s~60s，升温速度例如为3℃/秒~9℃/秒，升温速度较慢，能够防止衬底10发生弯曲或翘起，提高半导体器件的稳定性。然后在第一温度稳定1s~10s，即稳定时间为（b-a）s，提高衬底10的适应性。然后，从第一温度t2升至第二温度t3，升温时间例如为3s~10s，即升温时间为（c-b）s，升温速度例如为3℃/秒~9℃/秒，升温速度较慢6℃/秒~20℃/秒，即第二升温阶段的升温速度例如为第一次升温阶段的升温速度的2倍~3倍，以减少衬底中掺杂离子的扩散。在本实施例中，第二温度t3例如为200℃~270℃，且第二温度t3即为第一次退火温度，即第一次退火的预设温度例如为200℃~270℃，退火时间例如为20s~50s，即退火时间为（d-c）s。退火完成后，进入冷却阶段，直至冷却到室温。通过控制第一次退火的条件，金属层20中的镍金属与衬底反应，形成第一金属硅化物。在本实施例中，第一金属硅化物例如为第一镍基硅化物Ni2Si，且第一镍基硅化物Ni2Si的阻值较大，厚度例如为10nm~15nm。由于金属层20的厚度较大，能够提供充足的镍源，在第一次退火工艺中，不会有过多的热能，降低缺陷发生的机率。
请参阅图6和图8所示，在本发明一实施例中，对金属层20进行第二次退火处理，以将第一次退火形成的高阻值的第一金属硅化物转化为低阻值的第二金属硅化物。在本实施例中，第二次退火例如选择激光退火，且衬底10在激光作用下，瞬时升温至600℃~1000℃，退火时间例如为0.1ms~2ms。即对衬底10进行快速高温退火，形成第二金属硅化物。在本实施例中，第二金属硅化物例如为第二镍基硅化物NiSi，且第二镍基硅化物的阻值较小。既形成低阻值的自对准金属硅化物21，自对准金属硅化物21的厚度例如为15nm~25nm。在其他实施例中，第二次退火也可选择其他快速高温退火工艺，例如选择尖峰退火工艺等。在形成金属层20时提供足够的金属来源，最终形成的自对准金属硅化物21厚度满足工艺需求，减少因栅极距离较而导致的金属层厚度不均，从而导致的自对准金属硅化物缺陷，提高自对准金属硅化物的质量。降低后期形成的导电插塞与栅极以及重掺区的接触电阻，提高器件的性能，同时防止重掺区被击穿或漏电，从而可以提高器件的稳定性。且自对准金属硅化物21还可以作为半导体器件的接触结构，以将半导体器件的源极，漏极和栅极引出。
请参阅图8所示，在本发明一实施例中，在形成自对准金属硅化物21时，金层只与裸露的硅进行反应，而不与侧墙结构18和浅沟槽隔离结构11反应。在退火后，去除侧墙结构18和浅沟槽隔离结构11上的金属层，以及衬底10、第一栅极16和第二栅极17未反应的金属层。在本实施例中，例如通过化学溶解法去除多余的金属层。
请参阅图8至图9所示，在本发明一实施例中，在形成自对准金属硅化物21后，在自对准金属硅化物21上形成层间介质层22，层间介质层22覆盖衬底10的表面。在本实施例中，可以例如通过高密度等离子体化学气相沉积法衬底10上形成层间介质层22，层间介质层22的厚度可以为500nm~800nm。层间介质层22的材料可以为二氧化硅。并在层间介质层22形成多个与自对准金属硅化物21连通的开孔，并在开孔内沉积导电材料，例如通过沉积工艺向开孔内沉积金属材料，例如沉积钛/氮化钛阻挡层及金属钨，从而形成导电插塞23。最后在层间介质层22上形成金属互联结构24，以连接半导体器件。在本实施例中，金属互联结构24包括一层金属层，在其他实施例中，金属互联结构24可包括多层金属层，且多层金属层之间可通过层间介质层22隔离。
综上所述，本发明提供一种半导体结构的制作方法，半导体器件通过在衬底上形成共源极/漏极进行串联，可减少连接结构的数量，进一步简化了制程步骤，并增加了半导体结构的集成度。在形成自对准金属硅化物时，增加金属层的沉积量，并通过对退火条件的控制，形成均匀的自对准金属硅化物，减少缺陷的发生，提高半导体结构的性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，至少包括：
提供一衬底；
在所述衬底内形成第一掺杂区、第二掺杂区和第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间；
在所述衬底上形成第一栅极，所述第一栅极位于所述第一掺杂区和所述第三掺杂区之间；
在所述衬底上形成第二栅极，所述第二栅极位于所述第二掺杂区和所述第三掺杂区之间；
在所述衬底上形成预设厚度的金属层，所述金属层覆盖裸露的所述衬底、所述第一栅极和所述第二栅极的表面；
在第一退火温度下对所述金属层进行第一次退火，形成第一金属硅化物；以及
在第二退火温度下对所述第一金属硅化物进行第二次退火，形成自对准金属硅化物。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成的所述金属层至少为金属镍、金属钴、镍铂合金或镍钴合金中的一种，且所述金属层的预设厚度为20nm~30nm。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一次退火包括第一升温阶段，所述第一升温阶段的升温速度为3℃/秒~9℃/秒。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一次退火包括第二升温阶段，所述第二升温阶段的升温速度为所述第一升温阶段的升温速度的2倍~3倍。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第一升温阶段与所述第二升温阶段之间包括稳定阶段。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一退火温度为200℃~270℃。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二次退火方式为激光退火，且所述第二退火温度为600℃~1000℃。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第二次退火的退火时间为0.1ms~2ms。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第三掺杂区的横向尺寸为所述第一掺杂区的横向尺寸的二分之一至三分之二。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述第三掺杂区的横向尺寸为30nm~50nm。
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