CN113725077B - 肖特基势垒器件及其形成方法 - Google Patents

肖特基势垒器件及其形成方法 Download PDF

Info

Publication number
CN113725077B
CN113725077B CN202111014146.8A CN202111014146A CN113725077B CN 113725077 B CN113725077 B CN 113725077B CN 202111014146 A CN202111014146 A CN 202111014146A CN 113725077 B CN113725077 B CN 113725077B
Authority
CN
China
Prior art keywords
region
doped region
forming
layer
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111014146.8A
Other languages
English (en)
Other versions
CN113725077A (zh
Inventor
黄传伟
吴雷
陈白杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Donghai Semiconductor Co ltd
Original Assignee
Jiangsu Donghai Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Donghai Semiconductor Co ltd filed Critical Jiangsu Donghai Semiconductor Co ltd
Priority to CN202111014146.8A priority Critical patent/CN113725077B/zh
Publication of CN113725077A publication Critical patent/CN113725077A/zh
Application granted granted Critical
Publication of CN113725077B publication Critical patent/CN113725077B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请公开了一种肖特基势垒器件及其形成方法，该器件包括：衬底，从衬底的表面至其预定深度中的区域中形成有阱区；栅介电层，其形成于阱区上；栅极，其形成于栅介电层上，其两侧的阱区中分别形成有第一中掺杂区和第二中掺杂区，第一中掺杂区中形成有肖特基金属区，第二中掺杂区中形成有重掺杂区，重掺杂区的横向尺寸小于肖特基金属区的横向尺寸。本申请通过将肖特基势垒器件的重掺杂区的横向尺寸设置为小于其肖特基金属区的横向尺寸，从而降低了器件导通时的势垒宽度，进而能够增大其隧穿电流和开态时的沟道电流，提高了器件的可靠性；同时，衬底中形成有中掺杂区能够抑制短沟道效应。

Description

肖特基势垒器件及其形成方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种肖特基势垒器件及其形成方法。
背景技术
肖特基势垒二极管（Schottky barrier diode，SBD，简称为“肖特基二极管”）是利用金属与半导体接触形成的金属-半导体结原理制作的一种二极管，相比于PN结（positivenegative junction）二极管，其具有更低的功耗、更大的电流以及超高速的优点，因此在电子器件中受到青睐。
相关技术中，提供了一种金属-氧化物半导体场效应晶体管（metal-oxide-semiconductor field-effect transistor，MOSFET，以下简称为“MOS”）结构的具有肖特基势垒的半导体器件（以下称为“肖特基势垒器件”），其能够有效地降低半导体器件的开关损耗，提高其开关速度，还可以通过MOS的沟道控制肖特基二极管的开关，进而提高肖特基二极管的电学性能。
然而，相关技术中提供的肖特基势垒器件，在关态时具有较大的漏电流和寄生电流，其可靠性较差。
发明内容
本申请提供了一种肖特基势垒器件及其形成方法，可以解决相关技术中提供的肖特基势垒器件由于关态时具有较大的漏电流从而导致其可靠性较差的问题。
一方面，本申请实施例提供了一种肖特基势垒器件的形成方法，包括：
进行第一次离子注入，在衬底中形成阱区；
在所述阱区上形成栅介电层；
在所述栅介电层上形成多晶硅层；
去除第一目标区域的栅介电层和多晶硅层，剩余的多晶硅层形成所述器件的栅极；
通过光刻工艺进行第二次离子注入， 在所述栅极的两侧的阱区中分别形成第一中掺杂区和第二中掺杂区；
在所述第一中掺杂区中形成肖特基金属区；
通过光刻工艺进行第三次离子注入，在所述第二中掺杂区中形成重掺杂区，所述重掺杂区的横向尺寸小于所述肖特基金属区的横向尺寸。
可选的，所述衬底包括碳化硅。
可选的，所述器件的有源区从俯视角度观察为六角形。
可选的，所述在所述第一中掺杂区中形成肖特基金属区，包括：
形成硬掩模层；
通过光刻工艺覆盖光阻，使第二目标区域的硬掩模层暴露，所述第二目标区域是所述肖特基金属区对应的区域；
进行刻蚀，刻蚀至所述第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；
去除光阻；
形成第一金属层，所述第一金属层填充所述第一沟槽；
对所述第一沟槽外的第一金属层和硬掩模层进行去除，所述第一沟槽内的第一金属层形成所述肖特基金属区。
可选的，所述在所述第一中掺杂区中形成肖特基金属区，包括：
通过光刻工艺覆盖光阻，使第二目标区域的第一中掺杂区暴露，所述第二目标区域是所述肖特基金属区对应的区域；
进行刻蚀，刻蚀至所述第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；
形成第一金属层，所述第一金属层填充所述第一沟槽；
去除所述第一沟槽外的第一金属层；
去除光阻。
可选的，所述第一金属层为铌层 。
可选的，所述形成第一金属层，包括：
通过电子束蒸发工艺形成所述铌层。
可选的，所述通过光刻工艺进行第三次离子注入，在所述第二中掺杂区中形成重掺杂区之后，还包括：
在所述衬底上形成层间介电层， 所述层间介电层覆盖所述衬底、所述栅极和所述栅介电层；
在所述层间介电层中形成第一接触孔、第二接触孔和第三接触孔，所述第一接触孔的底端和所述栅极连接，所述第二接触孔的底端和所述肖特基金属区连接，所述第三接触孔的底端和所述重掺杂区连接。
另一方面，本申请实施例提供了一种肖特基势垒器件，所述器件通过上述任一方法制备形成，所述器件包括：
衬底，从所述衬底的表面至其预定深度中的区域中形成有阱区；
栅介电层，所述栅介电层形成于所述阱区上；
栅极，所述栅极形成于所述栅介电层上，所述栅极两侧的阱区中分别形成有第一中掺杂区和第二中掺杂区，所述第一中掺杂区中形成有肖特基金属区，所述第二中掺杂区中形成有重掺杂区，所述重掺杂区的横向尺寸小于所述肖特基金属区的横向尺寸。
可选的，所述衬底包括碳化硅。
可选的，所述器件的有源区从俯视角度观察为六角形。
可选的，所述肖特基金属区为铌层。
可选的，所述衬底、所述栅极和所述栅介电层的表面覆盖有层间介电层；
所述层间介电层中形成有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔的底端和所述栅极连接，所述第二接触孔的底端和所述肖特基金属区连接，所述第三接触孔的底端和所述重掺杂区连接。
本申请技术方案，至少包括如下优点：
通过将肖特基势垒器件的重掺杂区的横向尺寸设置为小于其肖特基金属区的横向尺寸，从而降低了器件导通时的势垒宽度，进而能够增大其隧穿电流和开态时的沟道电流，提高了器件的可靠性；同时，由于衬底中形成有中掺杂区，从而降低了器件工作时的沟道长度，抑制了短沟道效应。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的肖特基势垒器件的形成方法的流程图；
图2至图8是是本申请一个示例性实施例提供的肖特基势垒器件的形成示意图；
图9是本申请一个示例性实施例提供的后段结构的形成方法的流程图；
图10是本申请一个示例性实施例提供的肖特基势垒器件的衬底的俯视示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法的流程图，如图1所示，该方法包括：
步骤101，进行第一次离子注入，在衬底中形成阱区。
参考图2，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在衬底中形成阱区的剖面示意图。
如图2所示，本申请实施例中最终形成的重掺杂区从俯视角度观察为矩形，定义该矩形的长所在的方向为X轴，定义该矩形的宽所在的方向为Z轴，X轴、Z轴构成的平面与衬底210的表面所在的平面平行，定义衬底210的厚度所在的方向为Y轴对本申请实施例进行说明。
示例性的，如图2所示，本申请实施例中，衬底210包括碳化硅（SiC）；通过第一次离子注入后，从衬底210的表面至预定深度形成阱区211。
步骤102，在阱区上形成栅介电层。
步骤103，在栅介电层上形成多晶硅层。
参考图3，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在衬底上依次形成栅介电层和多晶硅层的剖面示意图。
示例性的，如图3所示，可通过热氧化（thermal oxidation）工艺在阱区211上通过反应生成硅氧化物（例如，二氧化硅（SiO2））从而形成栅介电层220，通过化学气相沉积（chemical vapor deposition，CVD）工艺（例如，等离子体增强化学气相沉积（plasmaenhanced chemical vapor deposition，PE CVD）工艺）在栅介电层220上沉积多晶硅形成多晶硅层230。
步骤104，去除第一目标区域的栅介电层和多晶硅层，剩余的多晶硅层形成器件的栅极。
参考图4，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成栅极的剖面示意图。
示例性的，如图4所示，步骤104包括但不限于：通过光刻工艺在衬底210上覆盖光阻，使第一目标区域的多晶硅层230暴露，第一目标区域是除栅极对应的区域以外的其它区域；进行刻蚀，去除第一目标区域的栅介电层220和多晶硅层230，使第一目标区域的阱区211暴露；去除光阻，剩余的多晶硅层230形成栅极。
步骤105，通过光刻工艺进行第二次离子注入，在栅极的两侧的阱区中分别形成第一中掺杂区和第二中掺杂区。
参考图5，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成第一中掺杂区和第二中掺杂区的剖面示意图。
示例性的，如图5所示，步骤105包括但不限于：通过光刻工艺覆盖光阻，使第三目标区域的阱区211暴露，第三目标区域是第一中掺杂区2131和第二中掺杂区2132对应的区域；进行第二次离子注入，在栅极230的两侧的阱区211中分别形成第一中掺杂区2131和第二中掺杂区2132。其中，在第二次离子注入中，反应气体的剂量为N×1017每立方厘米（/cm3），（0＜N＜10）。通过在第二次离子注入中，将反应气体的剂量设置为1017每立方厘米级别，能够降低器件工作时的沟道长度，抑制短沟道效应（short-channel effects）。
步骤106，在第一中掺杂区中形成肖特基金属区。
参考图6，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在第一中掺杂区中形成肖特基金属区的剖面示意图。
可通过以下两种方式中的任一方式形成肖特基金属区2131：
（1）形成硬掩模层（图6中未示出）；通过光刻工艺覆盖光阻，使第二目标区域的硬掩模层暴露，第二目标区域是肖特基金属区2141对应的区域；进行刻蚀，刻蚀至第二目标区域的第一中掺杂区2131中的预定深度，形成第一沟槽；去除光阻；形成第一金属层，第一金属层填充第一沟槽；对第一沟槽外的第一金属层和硬掩模层进行去除，第一沟槽内的第一金属层形成肖特基金属区2131。
其中，硬掩模层可以是硅氮化物（（例如，氮化硅（SiN）））层，可通过CVD工艺（例如，PE CVD工艺）沉积硅氮化物形成硬掩模层，可通过普遍性干法刻蚀工艺对第一沟槽外的第一金属层和硬掩模层进行去除。
（2）通过光刻工艺覆盖光阻，使第二目标区域的第一中掺杂区2131暴露，第二目标区域是肖特基金属区2141对应的区域；进行刻蚀，刻蚀至第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；形成第一金属层，第一金属层填充第一沟槽；去除第一沟槽外的第一金属层，第一沟槽内的第一金属层形成肖特基金属区2131；去除光阻。
其中，可通过普遍性干法刻蚀工艺去除第一沟槽外的第一金属层。
可选的，第一金属层可以是铌（Nb）层，可通过电子束蒸发工艺形成铌层后，进行退火处理。通过将肖特基金属区设置为铌，能够降低肖特基势垒的高度，从而降低器件的导通损耗，提升器件的电学性能。
步骤107，通过光刻工艺进行第三次离子注入，在第二中掺杂区中形成重掺杂区，重掺杂区的横向尺寸小于肖特基金属区的横向尺寸。
参考图7，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在第二中掺杂区中形成重掺杂区的剖面示意图。
示例性的，如图7所示，步骤107包括但不限于：通过光刻工艺覆盖光阻，使第四目标区域的第二中掺杂区2132暴露，第四目标区域是重掺杂区2151对应的区域；进行第三次离子注入，在第二中掺杂区2132中形成重掺杂区2151；去除光阻。
本申请实施例中，第一中掺杂区2131和第二中掺杂区2132中的杂质浓度大于阱区211中的杂质浓度，重掺杂区2151的杂质浓度大于第一中掺杂区2131和第二中掺杂区2132中的杂质浓度；第一中掺杂区2131和第二中掺杂区2132中的杂质类型和重掺杂区2151中的杂质类型相同，阱区211中的杂质类型和重掺杂区2151中的杂质类型不同。
当重掺杂区2151中的杂质类型为N（negative）型时，第一中掺杂区2131和第二中掺杂区2132中的杂质类型为N型，阱区211中的杂质类型为P（positive）型；当重掺杂区2151中的杂质类型为P型时，第一中掺杂区2131和第二中掺杂区2132中的杂质类型为P型，阱区211中的杂质类型为N型。
如图7所示，重掺杂区2151的横向尺寸（沿X轴方向的长度）w2小于肖特基金属区2141的横向尺寸w1。
如上述，本申请实施例中，通过将肖特基势垒器件的重掺杂区的横向尺寸设置为小于其肖特基金属区的横向尺寸，从而降低了器件导通时的势垒宽度，进而能够增大其隧穿电流和开态时的沟道电流，提高了器件的可靠性；同时，由于衬底中形成有中掺杂区，从而降低了器件工作时的沟道长度，抑制了短沟道效应。
参考图9，其示出了本申请一个示例性实施例提供的后段（back end of line，BEOL）结构的形成方法的流程图，该方法可以是图1实施例中步骤107之后执行的方法，该方法包括：
步骤901，在衬底上形成层间介电层（inter-layer dielectrics，ILD），层间介电层覆盖衬底、栅极和栅介电层。
示例性的，层间介电层包括低介电常数绝缘材料（介电常数k低于4的材料）。例如，层间介电层为硅氧化物（例如，二氧化硅）层，可通过CVD工艺沉积硅氧化物形成层间介电层。
可选的，可依次通过高密度等离子体化学气相沉积（high density plasmachemical vapor deposition，HDP CVD）工艺和次常压化学气相沉积（sub atmosphericpressure chemical vapor deposition，SA CVD）工艺沉积硅氧化物形成层间介电层，从而能够形成质地均匀、更加稳固的层间介电层，提高了器件的可靠性。
步骤902，在层间介电层中形成第一接触孔、第二接触孔和第三接触孔，第一接触孔的底端和栅极连接，第二接触孔的底端和肖特基金属区连接，第三接触孔的底端和重掺杂区连接。
参考图8，本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成层间介电层和接触孔的剖面示意图。如图8所示，层间介电层250中形成有第一接触孔241、第二接触孔242和第三接触孔243，第一接触孔241的底端和栅极230连接，第二接触孔242的底端和肖特基金属区2141连接，第三接触孔243的底端和重掺杂区2151连接。
示例性的，如图8所示，步骤902包括但不限于：通过光刻工艺覆盖光阻，使第五目标区域的层间介电层250暴露，第五目标区域是第一接触孔241、第二接触孔242和第三接触孔243对应的区域；进行刻蚀，直至第五目标区域的栅极230、肖特基金属区2141和重掺杂区2151暴露，在栅极230上形成第二沟槽，在肖特基金属区2141上形成第三沟槽，在重掺杂区2151上形成第四沟槽；去除光阻；形成第二金属层，第二金属层填充第二沟槽、第三沟槽和第四沟槽；进行平坦化，去除第二沟槽、第三沟槽和第四沟槽外的第二金属层，第二沟槽内的第二金属层形成第一接触孔241，第三沟槽内的第二金属层形成第二接触孔242，第四沟槽内的第二金属层形成第三接触孔243。
若第二金属层包括钨（W），可采用CVD工艺沉积钨形成第二金属层；若第二金属层包括铝（Al），可采用物理气相沉积（physical vapor deposition，PVD）工艺沉积铝形成第二金属层；若第二金属层包括铜（Cu），可采用电镀工艺电镀铜形成第二金属层。
本申请实施例中，可通过灰化（ashing）工艺去除光阻。
参考图8，其示出了本申请一个示例性实施例提供的肖特基势垒器件的剖面图，该器件可通过上述任一方法实施例制备形成，其包括：
衬底210，从衬底210的表面至其预定深度中的区域中形成有阱区211。
栅介电层220，其形成于阱区211上。
栅极230，其形成于栅介电层220上，其两侧的阱区211中分别形成有第一中掺杂区2131和第二中掺杂区2132，第一中掺杂区2131中形成有肖特基金属区2141，第二中掺杂区2132中形成有重掺杂区2151，重掺杂区2151的横向尺寸w2小于肖特基金属区2141的横向尺寸w1。
可选的，衬底210包括碳化硅。
可选的，器件的有源区从俯视角度观察为六角形。
参考图10，其示出了本申请一个示例性实施例提供的肖特基势垒器件的衬底的俯视示意图。如图10所示，其示出了衬底210的部分区域，虚线所示的为本申请一个示例性实施例提供的肖特基势垒器件的有源区（active area，AA）200，该有源区200从俯视方向观察为六角形，通过将器件的有源区200设为六角形，能够节省衬底210的空间，增加器件的集成度。可选的，衬底210中还形成有环绕有源区设置的浅槽隔离（shallow trench isolation，STI）结构（图10中未示出），该STI结构从俯视角度观察为六角形。
可选的，肖特基金属区2141为铌层。
可选的，衬底210、栅极230和栅介电层220的表面覆盖有层间介电层250，层间介电层250中形成有第一接触孔241、第二接触孔242和第三接触孔243，第一接触孔241的底端和栅极230连接，第二接触孔242的底端和肖特基金属区2141连接，第三接触孔243的底端和重掺杂区2151连接。其中，层间介电层250包括低介电常数绝缘材料。例如，层间介电层为硅氧化物（例如，二氧化硅）层。
第一接触孔241、第二接触孔242和第三接触孔243包括钨、铝或铜。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (11)

1.一种肖特基势垒器件的形成方法，其特征在于，包括：
进行第一次离子注入，在衬底中形成阱区；
在所述阱区上形成栅介电层；
在所述栅介电层上形成多晶硅层；
去除第一目标区域的栅介电层和多晶硅层，剩余的多晶硅层形成器件的栅极；
通过光刻工艺进行第二次离子注入，在所述栅极的两侧的阱区中分别形成第一中掺杂区和第二中掺杂区，在所述第二次离子注入中，反应气体的剂量为N×1017每立方厘米，0＜N＜10；
在所述第一中掺杂区中形成肖特基金属区，所述肖特基金属区为铌层；
通过光刻工艺进行第三次离子注入，在所述第二中掺杂区中形成重掺杂区，所述重掺杂区的横向尺寸小于所述肖特基金属区的横向尺寸。
2.根据权利要求1所述的方法，其特征在于，所述衬底包括碳化硅。
3.根据权利要求2所述的方法，其特征在于，所述器件的有源区从俯视角度观察为六角形。
4.根据权利要求3所述的方法，其特征在于，所述在所述第一中掺杂区中形成肖特基金属区，包括：
形成硬掩模层；
通过光刻工艺覆盖光阻，使第二目标区域的硬掩模层暴露，所述第二目标区域是所述肖特基金属区对应的区域；
进行刻蚀，刻蚀至所述第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；
去除光阻；
形成第一金属层，所述第一金属层填充所述第一沟槽；
对所述第一沟槽外的第一金属层和硬掩模层进行去除，所述第一沟槽内的第一金属层形成所述肖特基金属区。
5.根据权利要求3所述的方法，其特征在于，所述在所述第一中掺杂区中形成肖特基金属区，包括：
通过光刻工艺覆盖光阻，使第二目标区域的第一中掺杂区暴露，所述第二目标区域是所述肖特基金属区对应的区域；
进行刻蚀，刻蚀至所述第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；
形成第一金属层，所述第一金属层填充所述第一沟槽；
去除所述第一沟槽外的第一金属层；
去除光阻。
6.根据权利要求4或5所述的方法，其特征在于，所述第一金属层为铌层，所述形成第一金属层，包括：
通过电子束蒸发工艺形成铌层。
7.根据权利要求6所述的方法，其特征在于，所述通过光刻工艺进行第三次离子注入，在所述第二中掺杂区中形成重掺杂区之后，还包括：
在所述衬底上形成层间介电层，所述层间介电层覆盖所述衬底、所述栅极和所述栅介电层；
在所述层间介电层中形成第一接触孔、第二接触孔和第三接触孔，所述第一接触孔的底端和所述栅极连接，所述第二接触孔的底端和所述肖特基金属区连接，所述第三接触孔的底端和所述重掺杂区连接。
8.一种肖特基势垒器件，其特征在于，所述器件通过权利要求1至7中任一所述的方法制备形成，所述器件包括：
衬底，从所述衬底的表面至其预定深度中的区域中形成有阱区；
栅介电层，所述栅介电层形成于所述阱区上；
栅极，所述栅极形成于所述栅介电层上，所述栅极两侧的阱区中分别形成有第一中掺杂区和第二中掺杂区，所述第一中掺杂区中形成有肖特基金属区，所述第二中掺杂区中形成有重掺杂区，所述肖特基金属区为铌层，所述重掺杂区的横向尺寸小于所述肖特基金属区的横向尺寸。
9.根据权利要求8所述的器件，其特征在于，所述衬底包括碳化硅。
10.根据权利要求9所述的器件，其特征在于，所述器件的有源区从俯视角度观察为六角形。
11.根据权利要求8至10任一所述的器件，其特征在于，所述衬底、所述栅极和所述栅介电层的表面覆盖有层间介电层；
所述层间介电层中形成有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔的底端和所述栅极连接，所述第二接触孔的底端和所述肖特基金属区连接，所述第三接触孔的底端和所述重掺杂区连接。
CN202111014146.8A 2021-08-31 2021-08-31 肖特基势垒器件及其形成方法 Active CN113725077B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111014146.8A CN113725077B (zh) 2021-08-31 2021-08-31 肖特基势垒器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111014146.8A CN113725077B (zh) 2021-08-31 2021-08-31 肖特基势垒器件及其形成方法

Publications (2)

Publication Number Publication Date
CN113725077A CN113725077A (zh) 2021-11-30
CN113725077B true CN113725077B (zh) 2022-08-05

Family

ID=78679908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111014146.8A Active CN113725077B (zh) 2021-08-31 2021-08-31 肖特基势垒器件及其形成方法

Country Status (1)

Country Link
CN (1) CN113725077B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353964A (ja) * 2004-06-14 2005-12-22 Mitsubishi Electric Corp 半導体素子
CN101241912A (zh) * 2007-02-09 2008-08-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN105304708A (zh) * 2014-07-31 2016-02-03 瀚薪科技股份有限公司 碳化硅半导体元件
CN106784008A (zh) * 2017-01-22 2017-05-31 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC MOSFET器件
CN106783851A (zh) * 2017-01-19 2017-05-31 北京世纪金光半导体有限公司 集成肖特基二极管的SiCJFET器件及其制作方法
CN111081759A (zh) * 2019-12-10 2020-04-28 深圳第三代半导体研究院 一种增强型碳化硅mosfet器件及其制造方法
CN112838131A (zh) * 2021-01-08 2021-05-25 江苏东海半导体科技有限公司 基于碳化硅平面型mos结构的肖特基二极管

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530880B2 (en) * 2015-03-03 2016-12-27 Micrel, Inc. DMOS transistor with trench schottky diode

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353964A (ja) * 2004-06-14 2005-12-22 Mitsubishi Electric Corp 半導体素子
CN101241912A (zh) * 2007-02-09 2008-08-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN105304708A (zh) * 2014-07-31 2016-02-03 瀚薪科技股份有限公司 碳化硅半导体元件
CN106783851A (zh) * 2017-01-19 2017-05-31 北京世纪金光半导体有限公司 集成肖特基二极管的SiCJFET器件及其制作方法
CN106784008A (zh) * 2017-01-22 2017-05-31 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC MOSFET器件
CN111081759A (zh) * 2019-12-10 2020-04-28 深圳第三代半导体研究院 一种增强型碳化硅mosfet器件及其制造方法
CN112838131A (zh) * 2021-01-08 2021-05-25 江苏东海半导体科技有限公司 基于碳化硅平面型mos结构的肖特基二极管

Also Published As

Publication number Publication date
CN113725077A (zh) 2021-11-30

Similar Documents

Publication Publication Date Title
US9865694B2 (en) Split-gate trench power mosfet with protected shield oxide
US11387347B2 (en) Fin structures having varied fin heights for semiconductor device
US9991123B2 (en) Doped protection layer for contact formation
US9412733B2 (en) MOSFET with integrated schottky diode
US9406795B2 (en) Trench gate MOSFET
US8053307B2 (en) Method of fabricating semiconductor device with cell epitaxial layers partially overlap buried cell gate electrode
US10991688B2 (en) Semiconductor device and manufacturing method thereof
US20210367064A1 (en) Ldmos device and method for making the same
US7939410B2 (en) Semiconductor device and manufacturing method thereof
CN115911100B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
US10388725B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20230354584A1 (en) Semiconductor structure and manufacturing method thereof
US20220344495A1 (en) Fin structures having varied fin heights for semiconductor device
CN113725077B (zh) 肖特基势垒器件及其形成方法
CN113675078B (zh) Mos器件的形成方法
US20220157972A1 (en) Fin-based laterally-diffused metal-oxide semiconductor field effect transistor
US10418442B1 (en) Trench gate MOSFET
TWI805524B (zh) 半導體裝置及其形成方法
US20240290879A1 (en) Field-effect transistors with deposited gate dielectric layers
CN117317010A (zh) 一种沟槽型功率器件及其制作方法
TWI517403B (zh) 橫向雙擴散金氧半導體裝置及其製造方法
CN115000155A (zh) Dmos器件及其形成方法
TW202425360A (zh) 埋藏式溝槽電容器
TW202228210A (zh) 半導體結構及其形成方法
CN114639607A (zh) Mos器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No.88, East Zhongtong Road, Shuofang, Xinwu District, Wuxi City, Jiangsu Province, 214000

Applicant after: Jiangsu Donghai Semiconductor Co.,Ltd.

Address before: No.88, East Zhongtong Road, Shuofang, Xinwu District, Wuxi City, Jiangsu Province, 214000

Applicant before: WUXI ROUM SEMICONDUCTOR TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant