CN117317010A - 一种沟槽型功率器件及其制作方法 - Google Patents
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Abstract
本发明提出了一种沟槽型功率器件及其制作方法，属于半导体技术领域，所述器件包括：衬底，包括源区，所述源区包括多个接触孔加深区和元胞区，所述元胞区设置在所述接触孔加深区之间；外延层，设置在所述衬底上，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；多晶硅，设置在所述源区的所述外延层内；P型阱区，设置在所述源区的所述外延层内；N型源区，设置在所述P型阱区内；第一接触孔，设置在所述元胞区的相邻所述多晶硅之间；以及第二接触孔，设置在所述接触孔加深区的相邻所述多晶硅之间，所述第二接触孔的深度大于所述第一接触孔的深度。通过本发明提出的沟槽型功率器件及其制作方法，提高沟槽型功率器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种沟槽型功率器件及其制作方法。
背景技术
随着产品应用的发展，对金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect-Transistor，MOSFET)器件的性能要求越来越高。其中，沟槽型MOSFET器件具有导通电阻低、饱和压降低、开关速度快、沟道密度高、芯片尺寸小等优点，应用越来越普遍。但沟槽型MOSFET器件由于设计的局限性，会产生较大的电流密度，使芯片面积大幅减小，导致雪崩电流密度很大，使得Trench MOSFET器件的雪崩耐量(Energy ofAvalanche Switching，EAS)降低，导致MOSFET器件出现温度升高、功能失效以及可靠性下降等问题，限制Trench MOSFET器件的发展和应用。
发明内容
本发明提出了一种沟槽型功率器件及其制作方法，通过本发明提供的沟槽型功率器件及其制作方法，能够提高沟槽型功率器件的雪崩耐量，提高沟槽型功率器件的性能。
为解决上述技术问题，本发明是通过如下的技术方案实现的。
本发明提出一种沟槽型功率器件，至少包括：
衬底，包括源区，所述源区包括多个接触孔加深区和元胞区，所述元胞区设置在所述接触孔加深区之间；
外延层，设置在所述衬底上，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
多晶硅，设置在所述源区的所述外延层内；
P型阱区，设置在所述源区的所述外延层内；
N型源区，设置在所述P型阱区内；
第一接触孔，设置在所述元胞区的相邻所述多晶硅之间；以及
第二接触孔，设置在所述接触孔加深区的相邻所述多晶硅之间，所述第二接触孔的深度大于所述第一接触孔的深度。
在本发明一实施例中，所述接触孔加深区包括第一接触孔加深区，所述第一接触孔加深区设置在所述源区的中心位置。
在本发明一实施例中，所述接触孔加深区包括第二接触孔加深区，所述第二接触孔加深区设置在所述源区的外围，且环绕所述源区设置。
在本发明一实施例中，所述元胞区位于所述第一接触孔加深区和所述第二接触孔加深区之间。
在本发明一实施例中，所述第一接触孔的深度大于所述N型源区的深度，所述第二接触孔的深度大于所述N型源区的深度，且小于所述P型阱区的深度。
在本发明一实施例中，所述第一接触孔的开口宽度与第二接触孔的开口宽度相等。
在本发明一实施例中，所述多晶硅包括栅区总多晶硅，所述栅区总多晶硅设置在所述源区的四周。
在本发明一实施例中，多晶硅包括源区多晶硅，所述源区多晶硅设置在所栅区总多晶硅合围的内部。
本发明还提供一种沟槽型功率器件的制作方法，至少包括以下步骤：
提供一衬底，所述衬底包括源区，所述源区包括多个接触孔加深区和元胞区，所述元胞区设置在所述接触孔加深区之间；
在所述衬底上形成外延层，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
在所述源区的所述外延层内形成多晶硅；
在所述源区的所述外延层内形成P型阱区；
在所述P型阱区内形成N型源区；
在所述元胞区的相邻所述多晶硅之间形成第一接触孔；以及
在所述接触孔加深区的相邻所述多晶硅之间形成第二接触孔，所述第二接触孔的深度大于所述第一接触孔的深度。
在本发明一实施例中，所述制作方法还包括：
在形成所述N型源区后，在所述衬底上形成介质层；
在所述衬底上形成第一图案化光阻层，所述第一图案化光阻层形成多个第一开口，所述第一开口设置在相邻所述多晶硅之间；
以所述第一图案化光阻层为掩膜进行刻蚀，形成多个第一接触孔；
去除第一图案化光阻层，在衬底上形成第二图案化光阻层，所述第二图案化光阻层暴露所述接触孔加深区的所述第一接触孔；
以所述第二图案化光阻层为掩膜刻蚀所述第一接触孔的底部，形成多个第二接触孔；
去除所述第二图案化光阻层；以及
在所述第一接触孔和第二接触孔内沉积导电材料，形成第一导电插塞和第二导电插塞。
综上所述，本发明提供一种沟槽型功率器件及其制作方法，能够收集整个源区的雪崩电流，同时，缩短雪崩电流的传输路径，雪崩电流更易被收集，从而从沟槽型功率上部全方位提高了雪崩耐量。通过设置外延层，能够增大外延层的电阻率，提高击穿电压。通过设置第二接触孔，相同芯片面积条件下，在不增大器件的导通电阻以及不降低击穿电压的情况下，提高器件的雪崩耐量，从而提升沟槽型功率器件的性能。
当然，实施本发明的任一方式并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中沟槽型功率器件的平面分布示意图。
图2为本发明一实施例中源区中多晶硅的平面分布示意图。
图3为图2沿A-A方向形成硬质掩膜层和第一光阻层的剖视图。
图4为图2沿A-A方向形成源区沟槽和栅区沟槽的剖视图。
图5为图2沿A-A方向形成栅极介质层的剖视图。
图6为图2沿A-A方向形成源区多晶硅和栅区总多晶硅的剖视图。
图7为图2沿A-A方向形成P型阱区的剖视图。
图8为图2沿A-A方向形成N型源区的剖视图。
图9为图2沿A-A方向介质层和第一图案化光阻层的剖视图。
图10为图2沿A-A方向形成第一接触孔的剖视图。
图11为图2沿A-A方向形成第二图案化光阻层的剖视图。
图12为图2沿A-A方向形成第一接触孔和第二接触孔的剖视图。
图13为图2沿A-A方向形成第一导电插塞和第二导电插塞的剖视图。
图14为本发明一实施例中沟槽型功率器件的示意图。
图15为一对比例中器件的漏源漏电仿真图。
图16为本发明一实施例中器件的漏源漏电仿真图。
标号说明：
10、衬底；101、终端区；102、源区；11、外延层；12、硬质掩膜层；13、第一光阻层；131、第一凹部；14、栅区沟槽；15、源区沟槽；16、栅极介质层；17、栅区总多晶硅；18、源区多晶硅；19、P型阱区；20、N型源区；21、介质层；22、第一图案化光阻层；221、第一开口；23、第一接触孔；24、第二图案化光阻层；25、第二接触孔；26、第一导电插塞；27、第二导电插塞；28、金属层；29、背面金属层；100、第一源区接触孔加深区；200、元胞区；300、第二源区接触孔加深区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图1至图2所示，本申请提供一种沟槽型功率器件的平面布局示意图，沟槽型功率器件例如包括衬底10，衬底10包括终端区101和源区102，终端区101设置在源区102的四周。源区102包括第一源区接触孔加深区100、元胞区200和第二源区接触孔加深区300，在本实施例中，第一源区接触孔加深区100设置在源区102的中心位置，第二源区接触孔加深区300设置在源区102的外围，且环绕源区102设置，元胞区200位于第一源区接触孔加深区100和第二源区接触孔加深区300之间。通过设置源区接触孔加深区，以收集终端区和附近源区的雪崩电流，以及收集中心附近源区的雪崩电流，从而从器件上部全方位提高了雪崩耐量，从而提升器件的性能。
请参阅图1至图2所示，在本发明一实施例中，图2是源区102中多晶硅的分布示意图，其中，图2中拐角处的多晶布局细节未示出，对此不多做阐述。多晶硅包括栅区总多晶硅17和源区多晶硅18。其中，栅区总多晶硅17设置在源区102边缘的四周，源区多晶硅18设置在栅区总多晶硅17环绕的区域内。在本实施例中，第一源区接触孔加深区100覆盖中心区域的部分源区多晶硅18，第二源区接触孔加深区300覆盖栅区总多晶硅17及相邻的部分源区多晶硅18，本申请并不限制源区接触孔加深区覆盖的沟槽的数量，具体依据沟槽型功率器件的设计要求以及需要满足的雪崩耐量的要求进行选择。本申请还提供沟槽型功率器件的制作方法，以图2中A-A方向的剖视图对制作方法进行阐述。
请参阅图1至图3所示，在本发明一实施例中，提供一衬底10，衬底10例如选自碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、磷化铟(InP)、砷化镓(GaAs)、硅锗(GeSi)、蓝宝石、硅片或者其它III/V族化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如选择硅片，且衬底10例如N型掺杂衬底。在衬底10上形成外延层11，外延层11例如为衬底10的同质外延层，且外延层11的掺杂浓度例如小于衬底10的掺杂浓度，以利于增大外延层的电阻率，提高击穿电压。在其他实施例中，衬底10和外延层11依据制作的沟槽型功率器件进行选择。
请参阅图3所示，在本发明一实施例中，在外延层11上形成硬质掩膜层12，硬质掩膜层12例如为氧化硅(SiO2)层或氧化硅(SiO2)和氮化硅(Si3N4)的叠层等。在本实施例中，硬质掩膜层12为氧化硅层，且硬质掩膜层12例如通过热氧化或化学气相沉积(ChemicalVapor Deposition，CVD)等方法形成，形成的硬质掩膜层12的厚度例如为200nm～500nm，以满足在刻蚀形成沟槽的过程中保护外延层11的作用。
请参阅图3所示，在本发明一实施例中，在形成硬质掩膜层12后，在硬质掩膜层12上形成第一光阻层13，对第一光阻层13进行曝光和显影等工艺，在第一光阻层13上形成多个第一凹部131。其中，第一凹部131暴露部分硬质掩膜层12，以定义源区沟槽和栅区沟槽的位置。在本实施例中，且第一凹部131例如等距设置。
请参阅图3至图4所示，在本发明一实施例中，在形成第一凹部131后，以第一光阻层13为掩膜，通过干法刻蚀或湿法刻蚀去除第一凹部131暴露的硬质掩膜层12，然后去除第一光阻层13，再以硬质掩膜层12为掩膜，刻蚀出部分外延层11，形成多个栅区沟槽14和多个源区沟槽15，多个沟槽等距设置。其中，源区沟槽15形成在源区内部，栅区沟槽14设置在源区四周，即源区沟槽15设置在栅区沟槽14之间，且栅区沟槽14和源区沟槽15设置在外延层11内，即沟槽深度小于外延层11的厚度。在本实施例中，例如通过干法刻蚀去除硬质掩膜层12和部分衬底10，且干法刻蚀的刻蚀气体例如包括氯气(Cl2)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、三氟化氮(NF3)、六氟化硫(SF6)或溴化氢(HBr)等中的一种或几种混合。为使图片清晰简洁，图中第一源区接触孔加深区100、元胞区200和第二源区接触孔加深区300内显示的源区沟槽15的数量仅用于说明沟槽型功率器件的制作过程，与实际制作中的数量不同，具体数量以制作要求为准。
请参阅图4至图5所示，在本发明一实施例中，在沟槽刻蚀完成后，再去除硬质掩膜层12，硬质掩膜层12例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等，以减少对外延层11的损伤。在去除硬质掩膜层12后，在栅区沟槽14和源区沟槽15的侧壁和底部以及外延层11的表面上形成栅极介质层16。在本实施例中，栅极介质层16例如为氧化硅，且例如通过热氧化法、原位水汽生长法(In-Situ Steam Generation，ISSG)或化学气相沉积等方法形成，又例如通过干氧氧化或湿氧氧化法形成。在形成过程中，反应温度例如为1000℃～1150℃，又例如1050℃，通入混有少量氢气的氧气，氢气和氧气在衬底10的表面和沟槽内壁上形成水蒸气、OH自由基和O自由基等物质的混合物，与暴露的硅发生氧化反应，形成栅极介质层16。控制氢气和氧气的比例以及气体流量，控制栅极介质层16的厚度，本发明并不限制栅极介质层16的厚度，可根据制作的沟槽型功率器件的要求进行选择，发明不作具体限定。
请参阅图5至图6所示，在本发明一实施例中，在栅极介质层16形成后，栅极介质层16上沉积栅极材料层(图中未显示)，直至沟槽内的栅极材料层凸出于外延层11的表面，且栅极材料层例如为多晶硅材料等。其中，栅极材料层例如为掺杂或掺杂多晶硅与未掺杂的多晶硅复合层。在本实施例中，栅极材料层例如为N型掺杂的多晶硅材料，掺杂离子例如为磷(P)、砷(As)或锡(Sn)等N型离子。且栅极材料层例如通过低压化学气相沉积法等方法制备，然后对栅极材料层进行刻蚀，去除外延层11表面的栅极材料层，并确保栅区沟槽14和源区沟槽15内的栅极材料层的表面略低于衬底10的表面。在栅区沟槽14内的栅极材料层定义栅区总多晶硅17，在源区沟槽15内的栅极材料层定义为源区多晶硅18。
请参阅图6至图7所示，在本发明一实施例中，在刻蚀栅极材料层后，以外延层11上的栅极介质层16、栅区总多晶硅17和源区多晶硅18为离子注入阻挡层，向整个外延层11内注入硼(B)或氟化硼离子等P型杂质，在衬底10内形成P型阱区19，P型阱区19从衬底10的表面向衬底10内延伸，且P型阱区19深度小于沟槽的深度。其中，P型阱区19杂质的注入浓度例如为1×1012atoms/cm2～1×1014atoms/cm2，P型杂质的注入能量例如为50KeV～180KeV。在注入P型杂质后，对衬底10进行第一热退火，以激活和扩散P型杂质，使P型杂质扩散到合适深度，以形成P型阱区19。在本实施例中，扩散温度例如为950℃～1150℃，扩散时间例如为30min～150min。
请参阅图1、图7至图8所示，在本发明一实施例中，在形成P型阱区19后，以外延层11上的栅极介质层16、栅区总多晶硅17和源区多晶硅18为离子注入阻挡层，在P型阱区19内注入砷(As)或锡(Sn)等N型杂质，以形成N型源区20，N型源区20从衬底10的表面向衬底10内延伸，且N型源区20深度小于P型阱区19的深度。其中，N型源区20的杂质的注入浓度例如为1×1015atoms/cm2～1×1016atoms/cm2，N型杂质的注入能量例如为50KeV～150KeV。在形成注入N型杂质后，对衬底10进行第二热退火，以激活和扩散N型杂质，使N型杂质扩散到合适深度，以形成N型源区20。在本实施例中，扩散温度例如为950℃～1150℃，扩散时间例如为30min～150min。在本实施例中，N型源区20形成在整个源区102内。
请参阅图8至图9所示，在本发明一实施例中，在形成N型源区20后，去除外延层11上的栅极介质层16，栅极介质层16例如通过干法刻蚀或湿法刻蚀去除。在本实施例中，例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或BOE溶液等。在外延层11、栅极介质层16和多晶硅上形成介质层21，其中，介质层21例如为氧化硅、氟化硅(SiF)、碳氧化硅(SiOC)或氟氧化硅(SiOF)等低介电常数(Low-K)材料，且介质层21例如通过化学气相沉积或低压化学气相淀积法(Low Pressure Chemical Vapor Deposition，LPCVD)等方法沉积，介质层21的厚度依据制作要求进行选择。
请参阅图9所示，在本发明一实施例中，在形成介质层21后，在介质层21上形成第一图案化光阻层22，在第一图案化光阻层22上形成多个第一开口221。其中，第一开口221设置在相邻栅区总多晶硅17和源区多晶硅18、以及相邻源区多晶硅18之间，第一开口221例如位于相邻多晶硅的中间位置，以定位第一接触孔的位置。
请参阅图9至图10所示，在本发明一实施例中，在形成第一图案化光阻层22后，通过干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺等，刻蚀介质层21和部分外延层11，形成第一接触孔23，第一接触孔23的深度大于N型源区20的深度，小于P型阱区19的深度。在本实施例中，第一接触孔23的深度例如为0.2μm-0.4μm。在形成第一接触孔23后，去除第一图案化光阻层22。
请参阅图1、图10至图12所示，在本发明一实施例中，在形成第一接触孔23后，重新形成第二图案化光阻层24，第二图案化光阻层24暴露第一源区接触孔加深区100和第二源区接触孔加深区300内的第一接触孔23，覆盖元胞区200整个区域。以第二图案化光阻层24为掩膜，对暴露的第一源区接触孔加深区100和第二源区接触孔加深区300内的第一接触孔23的底部进行刻蚀，形成第二接触孔25。第二接触孔25的深度小于P型阱区19的深度，大于第一接触孔23的深度。在本实施例中，第二接触孔25的深度例如为0.5μm-0.8μm。在形成第二接触孔25后，去除第二图案化光阻层24，且第一接触孔23的开口宽度与第二接触孔25的开口宽度相等。其中，第一接触孔23形成在元胞区200内，第二接触孔25形成在第一源区接触孔加深区100和第二源区接触孔加深区300内。
请参阅图12至图13所示，在本发明一实施例中，在形成第二接触孔25后，在第一接触孔23和第二接触孔25底部进行BF2 +等P型杂质，在P型阱区19内形成P+阱区(图中未显示)，以与后续形成的接触孔中的金属形成欧姆接触，减少接触电阻，可以使雪崩电流流动路径上的寄生电阻减小，避免寄生NPN晶体管的开启，便于增大雪崩耐量。P型杂质注入剂量为1×1014atoms/cm2～1×1016atoms/cm2，注入能量例如为30KeV～120KeV，注入后，采用快速热退火进行退火。
请参阅图13所示，在本发明一实施例中，在退火后，在接触孔开口内沉积导电材料，以形成多个第一导电插塞26和第二导电插塞27，其中，第一导电插塞26形成在第一接触孔23内，第二导电插塞27形成在第二接触孔25内。在沉积导电材料时，例如先在接触孔开口内沉积阻挡层(图中未显示)，阻挡层例如为钽(Ta)、钛(Ti)、钌(Ru)、氮化钽(TaN)或氮化钛(TiN)等粘附性较好的物质，且阻挡层例如通过物理气相沉积等方法沉积。通过设置阻挡层，增强导电材料与通道的侧壁的粘附性，同时，减少导电材料向外延层的扩散，减少电迁移现象，提高沟槽型功率器件的电学性能。其中，导电材料例如为金属铜、金属铝或金属钨等低电阻率材料，在本实施例中，导电材料例如为金属钨。金属钨例如通过物理气相沉积或电镀等方式形成，且金属钨填充于通道内直至覆盖介质层21，再对金属钨进行平坦化处理，金属钨与开口两侧的介质层21齐平。第一导电插塞26能够减小漏源漏电，第二导电插塞27在器件关断时，能够增大雪崩耐量，第二导电插塞27还用来在器件工作时收集源区导通电流。故在芯片面积一定的情况下，第二导电插塞27的设置不会增大器件的导通电阻。
请参阅图13至图14所示，在本发明一实施例中，在形成接触孔后，在介质层21和接触孔上形成金属层28，金属层28例如为金属铝层等，且金属层28例如通过物理气相沉积等方法沉积，其沉积的厚度例如为3μm-5μm，又例如为4μm等。在形成金属层28后，在金属层上形成图案化的光阻层(图中未显示)。对金属层28进行刻蚀，形成源区金属、栅区金属和终端金属(图中未显示)，以便于沟槽型功率器件的布线。
请参阅图14所示，在本发明一实施例中，在衬底10上形成金属层28后，还可以进行在金属层28上进行钝化层(图中未显示)的淀积、光刻和刻蚀，以形成引线窗口，淀积的钝化层例如为二氧化硅和氮化硅，总厚度0.8μm～1.2μm。再在衬底10的背面形成背面金属层29，具体的，在衬底10相对于金属层28的一侧，对衬底10进行减薄，且衬底10减薄的厚度例如为100μm～200μm，在减薄衬底10后，再形成背面金属层29。背面金属层29例如为金属钛、镍或银等层组成的复合金属层，且背面金属层29例如通过物理气相沉积等方法沉积，其沉积的厚度例如为1μm-3μm。
请参阅图1、图14至图16所示，图15是一对比例中60V的Trench MOSFET器件中接触孔深均为0.4μm时的漏源漏电仿真图，图七是一实施例中60V的Trench MOSFET器件中接触孔深为0.7μm时的漏源漏电仿真图。当沟槽型MOSFET接触孔深度从0.4μm增大到0.7μm后，器件在70V下的漏源漏电由1.8×10-13A增大到2.4×10-13A，漏电的量级没有发生急剧变化，仍然为1×10-13A的量级，而这个漏电量级是非常小的。所以对击穿电压影响非常小。在图15和图16中，两种情况下击穿电压仍然为70V。从图16可以看出，当接触孔深度增大到0.7μm后，由于P阱浓度较高，耗尽层仍然没有耗尽，故漏电不会产生显著变化。由于深接触孔区占源区面积的比重很小，约为0.1％-1％，故对器件总的漏源漏电影响极其微弱，也就对击穿电压影响极小。因此，设置的第二导电插塞27对器件总的漏源漏电影响极其微弱，也就对击穿电压影响极小。
请参阅图1、图2和图14所示，在本发明一实施例中，通过设置第二导电插塞27，当沟槽型功率器件关断时，器件外围感性负载产生瞬时过冲电压加在器件漏极，即背面金属层29上，产生雪崩电流。雪崩电流流动路径为：雪崩电流从漂移区流向P型阱区19，再流向接触孔中的源区金属，被源区金属收集。较深的第二导电插塞27使得雪崩电流流向接触孔中金属的路径变短，使雪崩电流更容易被收集。极大消除了寄生NPN晶体管的开启，故源区接触孔加深区极大地提高了器件的雪崩耐量。周围第二源区接触孔加深区300主要收集终端区和附近源区的雪崩电流，中心的第一源区接触孔加深区100主要收集中央附近源区的雪崩电流。且第一导电插塞26用来减小漏源漏电，第二导电插塞27用来在器件关断时增大雪崩耐量，第二导电插塞27还用来在器件工作时收集源区导通电流，故在芯片面积一定的情况下，第二导电插塞27的设置不会增大器件的导通电阻。
综上所述，本发明提供一种沟槽型功率器件及其制作方法，通过设置源区接触孔加深区，以收集终端区和附近源区的雪崩电流，以及收集中心附近源区的雪崩电流，同时，缩短雪崩电流的传输路径，雪崩电流更易被收集，从而从沟槽型功率器件上部全方位提高了雪崩耐量。通过设置外延层，以利于增大外延层的电阻率，提高击穿电压。通过设置第二接触孔，在不增大器件的导通电阻以及降低击穿电压的情况下，提高器件的雪崩耐量，从而提升沟槽型功率器件的性能。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (10)
1.一种沟槽型功率器件，其特征在于，至少包括：
衬底，包括源区，所述源区包括多个接触孔加深区和元胞区，所述元胞区设置在所述接触孔加深区之间；
外延层，设置在所述衬底上，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
多晶硅，设置在所述源区的所述外延层内；
P型阱区，设置在所述源区的所述外延层内；
N型源区，设置在所述P型阱区内；
第一接触孔，设置在所述元胞区的相邻所述多晶硅之间；以及
第二接触孔，设置在所述接触孔加深区的相邻所述多晶硅之间，所述第二接触孔的深度大于所述第一接触孔的深度。
2.根据权利要求1所述的沟槽型功率器件，其特征在于，所述接触孔加深区包括第一接触孔加深区，所述第一接触孔加深区设置在所述源区的中心位置。
3.根据权利要求2所述的沟槽型功率器件，其特征在于，所述接触孔加深区包括第二接触孔加深区，所述第二接触孔加深区设置在所述源区的外围，且环绕所述源区设置。
4.根据权利要求3所述的沟槽型功率器件，其特征在于，所述元胞区位于所述第一接触孔加深区和所述第二接触孔加深区之间。
5.根据权利要求1所述的沟槽型功率器件，其特征在于，所述第一接触孔的深度大于所述N型源区的深度，所述第二接触孔的深度大于所述N型源区的深度，且小于所述P型阱区的深度。
6.根据权利要求1所述的沟槽型功率器件，其特征在于，所述第一接触孔的开口宽度与第二接触孔的开口宽度相等。
7.根据权利要求1所述的沟槽型功率器件，其特征在于，所述多晶硅包括栅区总多晶硅，所述栅区总多晶硅设置在所述源区的四周。
8.根据权利要求7所述的沟槽型功率器件，其特征在于，多晶硅包括源区多晶硅，所述源区多晶硅设置在所栅区总多晶硅合围的内部。
9.一种沟槽型功率器件的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，所述衬底包括源区，所述源区包括多个接触孔加深区和元胞区，所述元胞区设置在所述接触孔加深区之间；
在所述衬底上形成外延层，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
在所述源区的所述外延层内形成多晶硅；
在所述源区的所述外延层内形成P型阱区；
在所述P型阱区内形成N型源区；
在所述元胞区的相邻所述多晶硅之间形成第一接触孔；以及
在所述接触孔加深区的相邻所述多晶硅之间形成第二接触孔，所述第二接触孔的深度大于所述第一接触孔的深度。
10.根据权利要求9所述的沟槽型功率器件的制作方法，其特征在于，所述制作方法还包括：
在形成所述N型源区后，在所述衬底上形成介质层；
在所述衬底上形成第一图案化光阻层，所述第一图案化光阻层形成多个第一开口，所述第一开口设置在相邻所述多晶硅之间；
以所述第一图案化光阻层为掩膜进行刻蚀，形成多个第一接触孔；
去除第一图案化光阻层，在衬底上形成第二图案化光阻层，所述第二图案化光阻层暴露所述接触孔加深区的所述第一接触孔；
以所述第二图案化光阻层为掩膜刻蚀所述第一接触孔的底部，形成多个第二接触孔；
去除所述第二图案化光阻层；以及
在所述第一接触孔和第二接触孔内沉积导电材料，形成第一导电插塞和第导电插塞。
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| CN202311170116.5A CN117317010A (zh) | 2023-09-11 | 2023-09-11 | 一种沟槽型功率器件及其制作方法 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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