CN114725202A - 半导体器件 - Google Patents

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Abstract

本公开提供了一种半导体器件。该半导体器件包括：半导体材料区域，该半导体材料区域具有主表面和第一导电类型；和屏蔽栅极沟槽结构。该屏蔽栅极沟槽结构包括：有源沟槽，位于该有源沟槽的下部中的绝缘屏蔽电极；与栅极电介质相邻、位于该有源沟槽的上部中的绝缘栅极电极；和插置在该栅极电极与该屏蔽电极之间的垫间电介质(IPD)。层间电介质(ILD)结构位于主表面上方。导电区域位于该有源沟槽内并且延伸穿过该ILD结构、栅极电极和IPD，并且电连接到该屏蔽电极。该导电区域通过电介质间隔物与该栅极电极电隔离。该栅极电极包括在顶视图中围绕导电区域的形状，使得该栅极电极不被导电区域和电介质间隔物中断。

Description

半导体器件
技术领域
本公开整体涉及半导体器件，并且更具体地讲，涉及半导体器件结构以及形成半导体器件的方法。
背景技术
现有的半导体器件和用于形成半导体器件的方法不适当，从而例如导致成本过高、可靠性降低、性能相对较低(包括切换性能差)、或尺寸太大。通过将此类方法与本公开进行比较并参考附图，常规和传统方法的进一步限制和缺点对于本领域的技术人员而言将变得明显。
发明内容
为了解决上述问题，本发明提供了一种半导体器件。
根据一个方面，提供了一种半导体器件，该半导体器件包括：半导体材料区域，该半导体材料区域具有第一主表面和第一导电类型；屏蔽栅极沟槽结构，该屏蔽栅极沟槽结构包括：有源沟槽、屏蔽电介质层、屏蔽电极、栅极电介质、栅极电极和垫间电介质(IPD)，该有源沟槽从该第一主表面延伸到该半导体材料区域中，该屏蔽电介质层与该有源沟槽的下部相邻，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻，该栅极电介质与该有源沟槽的上部相邻，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻，该IPD插置在该栅极电极与该屏蔽电极之间；主体区域，该主体区域具有与该第一导电类型相反的第二导电类型，该主体区域位于该半导体材料区域中、邻近该屏蔽栅极沟槽结构从该第一主表面延伸；源极区域，该源极区域具有该第一导电类型，该源极区域位于邻近该屏蔽栅极沟槽结构的该主体区域中；层间电介质(ILD)结构，该ILD结构位于该第一主表面上方；和第一导电区域，该第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD，其中：该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕顶视图中的该第一导电区域的形状，使得该栅极电极不被该第一导电区域和该第一电介质间隔物中断。
根据一个方面，提供了一种半导体器件，该半导体器件包括：半导体材料区域，该半导体材料区域具有第一主表面和第一导电类型；屏蔽栅极沟槽结构，该屏蔽栅极沟槽结构包括：有源沟槽、屏蔽电介质层、屏蔽电极、栅极电介质、栅极电极和垫间电介质(IPD)，该有源沟槽从该第一主表面延伸到该半导体材料区域中并且具有第一侧和与该第一侧相对的第二侧，该屏蔽电介质层与该有源沟槽的下部相邻，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻，该栅极电介质与该有源沟槽的上部相邻，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻，该IPD插置在该栅极电极与该屏蔽电极之间；主体区域，该主体区域具有与该第一导电类型相反的第二导电类型，该主体区域位于该半导体材料区域中、邻近该有源沟槽的第一侧和第二侧从该第一主表面延伸；源极区域，该源极区域具有该第一导电类型，该源极区域位于邻近该有源沟槽的第一侧和第二侧的该主体区域中；层间电介质(ILD)结构，该ILD结构位于该第一主表面上方；第一导电区域，该第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD；和第二导电区域，该第二导电区域延伸穿过该ILD结构和该源极区域，其中：该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕顶视图中的该第一导电区域的每一侧的形状。
附图说明
图1示出了根据本说明书的半导体器件的横截面视图；
图2示出了根据本说明书的图1的半导体器件的一部分的顶视图；
图3示出了根据本说明书的用于提供半导体器件的方法的流程图；
图4、图5、图6、图7、图8、图9和图10示出了根据图3的方法的处于各个加工阶段的半导体器件的横截面视图；
图11示出了根据本说明书的用于提供半导体器件的方法的流程图；
图12、图13、图14、图15和图16示出了根据图11的方法的处于各个加工阶段的半导体器件的横截面视图；
图17示出了根据本说明书的用于提供半导体器件的方法的流程图；
图18、图19、图20、图21和图22示出了根据图17的方法的处于各个加工阶段的半导体器件的横截面视图；并且
图23示出了根据本说明书的半导体器件的一部分的顶视图。
具体实施方式
以下讨论提供了半导体器件和制造半导体器件的方法的各种示例。此类示例是非限制性的，并且所附权利要求的范围不应限于所公开的特定示例。在以下讨论中，术语“示例”和“例如”是非限制性的。
为使图示简明和清晰，图中的元件未必按比例绘制，而且不同图中的相同的参考标号指示相同的元件。此外，为使描述简明，省略了熟知步骤和元件的描述和细节。
为了附图的清晰，器件结构的某些区域，诸如掺杂区域或电介质区域，可被示出为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不具有精确角度。
尽管在本文中半导体器件被解释为某些N型导电区域和某些P型导电区域，但本领域普通技术人员理解到，导电类型可颠倒，并且也可根据本说明书，考虑到电压的任意必要极性反转、晶体管类型和/或电流方向的反转等。
此外，本文所用的术语仅用于描述特定示例的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。
如本文所用，“载流电极”是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极，或者二极管的阴极或阳极，并且“控制电极”是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。
另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时是指半导体区域、晶圆或衬底的与另一种材料诸如电介质、绝缘体、导体或多晶半导体形成界面的表面。主表面可具有沿x、y和z方向变化的形貌特征。
当用于本说明书中时，术语“包括”、“包含”、“具有”和/或“含有”是开放式术语，其指定所述的特征、数字、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。
术语“或”是指列表中通过“或”连接的任何一个或多个项目。例如，“x或y”是指三元素组{(x),(y),(x,y)}中的任何元素。又如，“x、y或z”是指七元素组{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。
尽管本文可使用术语“第一”、“第二”等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本发明教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。
本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在……期间”、“在……同时”和“当……时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，术语“在……同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。
词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍值或位置恰好为声明的值或位置。
除非另外指明，否则本文使用的短语“在……上方”或“在……上”包括指定的元件可直接或间接物理接触的取向、放置或关系。
除非另外指明，否则如本文所用，短语“与……重叠”包括指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置或关系。
还应当理解，下文将适当举例说明并描述的示例可具有缺少本文未明确公开的任何元件的示例，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。绝缘栅场效应晶体管(IGFET)器件广泛用于电力应用中。沟槽金属氧化物半导体FET(MOSFET)器件是用于此类应用中的一种IGFET器件。某些沟槽MOSFET器件包括与相同沟槽内的栅极电极电隔离的屏蔽电极(屏蔽栅极沟槽MOSFET)，并且可用于功率转换应用，诸如同步降压转换器电路。电路(诸如同步降压转换器)中的功率转换效率取决于许多因素，包括用于应用中的沟槽MOSFET的切换频率。随着降压转换器的频率增加，MOSFET的屏蔽电阻(越低越好)和总体电容(越低越好)在期望的器件效率中变得越来越重要。低屏蔽电阻(R屏蔽或Rs)和低总体电容(QOSS、Qg、Qgd)的相反问题是开关节点振铃的不希望的增加，这是由例如高端MOSFET器件的高频切换速度引起的。能够通过沟槽MOSFET器件内的位置独立控制R屏蔽将有助于减少这种影响。
因此，需要的是用于通过对MOSFET设计添加大量的栅极馈电件和屏蔽馈电件(作为降低Rg和Rs的方式)来实现较低的屏蔽电阻(Rs)与栅极电阻(R栅极或Rg)的平衡的节省成本的方法和结构。在不显著增加器件电容的情况下，实现这一点将是有益的。另外，可以有利的是，对于给定应用能够将Rs调整为更紧密地匹配Rg，并且能够使给定器件内较高Rs区域和较低Rs区域能够通过对局部电平下的Rs进行一些控制来解决效率和振铃问题。
通常，本示例涉及半导体器件结构，以及制造具有减小的屏蔽电阻的半导体器件从而改进该半导体器件的切换性能的方法。另外，该结构和方法提供以受控方式降低屏蔽电极电阻，其在半导体器件的有源区域上不必均匀。可根据特定应用和设计要求来调谐屏蔽电阻。这些结构和方法实施起来是节省成本的，这在一些示例中仅添加一个掩膜层和蚀刻步骤。据经验发现，与先前的器件相比，本说明书的结构和方法具有较低的屏蔽电阻，这提高了诸如降压转换器应用之类的功率转换应用中的功率转换效率。
根据本说明书，对屏蔽电极的接触是通过插置在MOSFET器件的源极金属区域之间而形成的。在一些示例中，对屏蔽电极的接触是通过经由栅极导体在MOSFET器件的有源区域中形成电隔离接触而形成的。在一些示例中，沿着栅极导体结构(诸如条纹状栅极导体)以不中断栅极导体结构的电连通的方式周期性地设置凹部。更具体地说，绝缘屏蔽接触区域布置在栅极导体结构的预定位置处，并且可以包括穿过该栅极导体延伸到屏蔽电极的凹部。在横截面视图中，栅极导体的一些部分保持在凹部的至少一侧上。这样，栅极导体仅部分地被屏蔽导体中断。在一些示例中，在横截面视图中，足够量的栅极导体保留在凹部的两侧上。这样，栅极导体提供对源极区域和主体区域所在的沟槽的两侧的沟道控制。然后在凹部内设置屏蔽导体，并且通过绝缘体与栅极导体隔离。在一些示例中，该绝缘体包括间隔物。
更具体地，在一个示例中，提供了一种半导体器件，该半导体器件包括：半导体材料区域，该半导体材料区域包括第一主表面和第一导电类型；以及屏蔽栅极沟槽结构。该屏蔽栅极沟槽结构包括：有源沟槽，该有源沟槽从该第一主表面延伸到该半导体材料区域中；屏蔽电介质层，该屏蔽电介质层与该有源沟槽的下部相邻；屏蔽电极，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻；栅极电介质，该栅极电介质与该有源沟槽的上部相邻；栅极电极，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻；和垫间电介质(IPD)，该IPD插置在该栅极电极与该屏蔽电极之间。具有与该第一导电类型相反的第二导电类型的主体区域位于该半导体材料区域中，并且邻近该屏蔽栅极沟槽结构从主表面延伸。具有所述第一导电类型的源极区域位于邻近该屏蔽栅极沟槽结构的主体区域中。层间电介质(ILD)结构位于该第一主表面上方；和第一导电区域，该第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD，其中该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕该第一导电区域的形状，使得该栅极电极不被第一导电区域和第一电介质间隔物中断。
在一个示例中，提供了一种半导体器件，该半导体器件包括：半导体材料区域，该半导体材料区域具有第一主表面和第一导电类型；和屏蔽栅极沟槽结构。该屏蔽栅极沟槽结构包括：有源沟槽，该有源沟槽从该第一主表面延伸到该半导体材料区域中并且具有第一侧和与该第一侧相对的第二侧；屏蔽电介质层，该屏蔽电介质层与该有源沟槽的下部相邻；屏蔽电极，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻；栅极电介质，该栅极电介质与该有源沟槽的上部相邻；栅极电极，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻；垫间电介质(IPD)，该IPD插置在该栅极电极与该屏蔽电极之间。具有与该第一导电类型相反的第二导电类型的主体区域位于该半导体材料区域中、邻近该有源沟槽的该第一侧和第二侧从主表面延伸。具有该第一导电类型的源极区域位于邻近有源沟槽的第一侧和第二侧的主体区域中。层间电介质(ILD)结构位于该第一主表面上方。第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD。第二导电区域延伸穿过该ILD结构和该源极区域。该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕顶视图中的该第一导电区域的每一侧的形状。
在一个示例中，提供了一种形成半导体器件的方法，该方法包括：提供半导体材料区域，该半导体材料区域包括第一主表面和第一导电类型。该方法包括提供屏蔽栅极沟槽结构，该屏蔽栅极沟槽结构包括：有源沟槽，该有源沟槽从该第一主表面延伸到该半导体材料区域中并且具有第一侧和与该第一侧相对的第二侧；屏蔽电介质层，该屏蔽电介质层与该有源沟槽的下部相邻；屏蔽电极，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻；栅极电介质，该栅极电介质与该有源沟槽的上部相邻；栅极电极，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻；垫间电介质(IPD)，该IPD插置在该栅极电极与该屏蔽电极之间。该方法包括提供主体区域，该主体区域具有与该第一导电类型相反的第二导电类型，该主体区域位于该半导体材料区域中、邻近该有源沟槽的该第一侧和第二侧从主表面延伸；该方法包括提供源极区域，该源极区域具有该第一导电类型，该源极区域位于邻近该有源沟槽的该第一侧和第二侧的该主体区域中。该方法包括在第一主表面上方提供层间电介质(ILD)结构。该方法包括提供第一导电区域，该第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD。该方法包括提供第二导电区域，该第二导电区域延伸穿过该ILD结构和该源极区域，其中该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕顶视图中的该第一导电区域的每一侧的形状。
其他示例包括在本公开中。此类示例可见于附图中，权利要求书中和/或本公开的说明书中。
图1示出了根据本说明书的具有屏蔽栅极沟槽结构13的电子器件10、半导体器件10或屏蔽栅极沟槽MOSFET 10的放大横截面视图。在一些示例中，屏蔽栅极沟槽结构13可以放置在半导体器件10的有源区域中。在一些示例中，半导体器件10包括工件11，诸如具有主表面18和相对的主表面19的半导体材料区域11。在一些示例中，主表面18被配置作为半导体器件10的有源表面。半导体材料区域11可包括体半导体衬底12，诸如具有约0.001ohm-cm至约0.005ohm-cm范围的电阻率的N型导电硅衬底。以举例的方式，衬底12可掺杂有磷、砷或锑。在所示的示例中，衬底12通常在主表面19处提供用于器件10的漏极区、漏极接触或第一载流接触。在一些示例中，可以在主表面18处形成漏极接触。在本示例中，半导体器件10被配置为竖直MOSFET结构，但本说明书也适用于绝缘栅双极型晶体管(IGBT)、MOS栅控半导体闸流管和本领域普通技术人员已知的其他相关或等同结构。
在一些示例中，半导体材料区域11还包括半导体层14、掺杂区域14、一个掺杂层14或多个掺杂层14，其可以形成在衬底12中、衬底上或覆盖该衬底。在一个示例中，当衬底12是N型导电性时，掺杂层14可以是N型导电区域或层，并且可使用外延生长技术、离子注入和扩散技术、本领域普通技术人员已知的其他技术或它们的组合来形成。在一个示例中，半导体层14包括半导体材料区域11的主表面18。应当理解，半导体材料区域11、半导体衬底12和/或半导体层14可包括其他类型的材料，包括但不限于异质结半导体材料，并且半导体衬底12和半导体层14可各自包括不同的材料。此类材料可包括本领域普通技术人员已知的SiGe、SiGeC、SiC、GaN、AlGaN或其他类似的材料。
在一些示例中，半导体层14具有小于衬底12的掺杂物浓度的掺杂物浓度。半导体层14的掺杂物浓度和厚度可根据例如半导体器件10的期望击穿(BVDSS)额定值和布局设计而增大或减小。在一些示例中，半导体层14可具有从主表面18向内在其深度之上变化的掺杂物分布。此类变化可包括在半导体层14的厚度之上的线性和非线性分布。
在本示例中，屏蔽栅极沟槽结构13包括有源沟槽23，该有源沟槽从半导体材料区域11的主表面18向内延伸到半导体层14内的深度。屏蔽栅极沟槽结构13还包括屏蔽电极21、将屏蔽电极21与半导体层14分开的屏蔽电介质层264、位于有源沟槽23的上表面之上的栅极电介质26、邻近栅极电介质26设置的栅极电极28，以及将屏蔽电极21与栅极电极28电隔离的垫间电介质27。如稍后将描述的，屏蔽栅极沟槽结构13还可包括附加的屏蔽电极导体或附加的栅极电极导体，诸如一种或多种金属或硅化物。
在一些示例中，屏蔽电介质层264包括厚度在约800埃至约1050埃的范围内的热氧化物。可根据半导体器件10的电气要求使屏蔽电介质层264的厚度更厚或更薄。例如，对于包括约4000埃的厚度的较高电压器件，该厚度可以增加。在其他示例中，屏蔽电介质层264可以包括多于一种介电材料，诸如氧化物、氮化物、本领域普通技术人员已知的其他介电材料或它们的组合。
在一些示例中，栅极电介质26可包括氧化物、氮化物、五氧化二钽、二氧化钛，钛酸锶钡、高k电介质材料、它们的组合或本领域普通技术人员已知的其他相关或等同材料。在一些示例中，栅极电介质26包括厚度在约100埃至约1000埃的范围内的热氧化物。在一些示例中，屏蔽电极21和栅极电极28包括掺杂的多晶半导体材料，诸如掺杂的多晶硅。在一些示例中，多晶硅掺杂有N型导电掺杂物，诸如磷或砷。在其他示例中，多晶硅可掺杂有P型导电掺杂物，诸如硼。
在一些示例中，半导体器件10还包括主体区域31，该主体区域在本示例中具有P型导电性，并且邻近屏蔽栅极沟槽栅极结构13设置，如图1中大体所示。主体区域31可以是多个单独的掺杂区域，或者可以是连续的互连掺杂区域。主体区域31具有适于形成反型层的掺杂物浓度，该反型层在适当的偏置电压被施加到栅极电极28时用作半导体器件10的导电沟道或沟道区域。主体区域31可从主表面18延伸到例如约0.7微米至约1.0微米的深度。可使用掺杂技术(诸如离子注入和退火技术)来形成主体区域31。主体区域31也可称为基部区域或PHV区域。
在一些示例中，源极区域33可形成在主体区域31之内、之中或覆盖该主体区域，并且在一些示例中，可从主表面18延伸到约0.2微米至约0.4微米的深度。在一些示例中，源极区域33可具有N型导电性，并且可使用例如磷或砷掺杂物源来形成。可使用掺杂技术(诸如离子注入工艺和退火工艺)来形成源极区域33。源极区域33也可称为电流传导区域或载流区域。
在一些示例中，层间电介质(ILD)结构41可形成为覆盖在主表面18上。在一个实施方案中，ILD结构41包括一个或多个电介质或绝缘层。在一些示例中，ILD结构41包括厚度在约800埃至约1000埃范围内的未掺杂硅玻璃(USG)层和厚度在约6000埃至约8000埃范围内的掺磷硅玻璃(PSG)层。该PSG层可以具有在约3％至约5％范围内的磷重量百分比。可使用化学气相沉积(CVD)或类似技术形成ILD结构41。在一些示例中，可以对ILD结构41进行退火以使结构致密化。在一些示例中，可以使用例如化学机械平坦化(CMP)技术对ILD结构41进行平坦化以提供更均匀的表面形貌，这提高了可制造性。
根据本说明书，半导体器件10还包括导电区域43A和导电区域43B，导电区域43A提供到源极区域33和主体区域31的电连接，导电区域43B提供到屏蔽电极21的电连接。根据本说明书的教导内容，导电区域43B提供与半导体器件10的有源区域内的屏蔽电极的接触，从而降低屏蔽电极21在器件操作期间的电阻。这是对先前半导体器件的改进，先前半导体器件仅与半导体器件的外围区域处的屏蔽电极接触并且依赖于从外围区域到有源区域的长连接互连件或馈电件，这就增加了电阻并且可能降低器件性能。在一些示例中，可以使用导电区域43B代替外围区域屏蔽电极接触。在其他示例中，除了外围区域屏蔽电极接触之外，还可以使用导电区域43B。
在一些示例中，导电区域43A可形成在接触开口422A或接触通孔422A内，并且被配置为通过接触区域36提供与源极区域33和主体区域31的电接触。接触区域36还可称为主体增强区域。在一些示例中，当主体区域31包括P型导电性时，接触区域36包括P型导电性。可使用掺杂技术(诸如离子注入工艺和退火工艺)来形成接触区域36。导电区域43B可形成在接触开口422B或接触通孔422B内，并且被配置为提供与屏蔽电极21的电接触。如稍后将描述的，可以进一步形成接触开口422A内的导电区域43A，以在半导体器件10上的一个或多个不同位置处提供到栅极电极28的电连接。
根据本说明书，导电区域43B通过电介质53B与栅极电极28电隔离，该电介质诸如沿着接触开口422B的侧壁设置的电介质间隔物53B。在一些示例中，电介质间隔物53B包括氧化物、氮化物、有机电介质、本领域普通技术人员已知的其他绝缘材料或它们的组合。本构型具备优于先前方法的优点，先前方法在栅极导体线中使用中断或间断来将栅极导体与屏蔽接触件完全隔离。与先前方法相比，本构型使得导体28是连续的，从而提高栅极电阻。
图2示出了半导体器件10的一部分的顶视图，以进一步描述本构型。在图2中，示出了两个导电区域43B，但应当理解，半导体器件10可以包括多个导电区域43B。在一些示例中，电介质间隔物53B完全围绕或包围导电区域43B。尽管导电区域43B被示出为正方形形状，但应当理解，可以使用其他形状，诸如圆形形状或具有圆角的形状。如上所述，在一些示例中，栅极导体28包括连续条带形状，但在存在导电区域43B的情况下，栅极导体28包括比区域28B更窄的区域28A，这是因为区域28A容纳导电区域43B。区域28A被设计成适应所选择的加工流程的关键尺寸，使得设计规则可以顾及电介质间隔物53B和导电区域43B，同时维持区域28A的足够宽度。以此方式，栅极导体28是围绕导电区域43B的连续结构，使得栅极电阻不受不期望方式影响。更具体地，在一些示例中，栅极电极28包括围绕顶视图中的导电区域43B的形状，使得栅极电极28不被导电区域43B和电介质间隔物53B中断。
导电区域43B的另一个优点是这些区域可以放置在半导体器件10的有源区域内的预定位置中，从而用于通过特定位置调谐屏蔽电阻以满足特定的应用要求。在一些示例中，导电区域43B可以均匀地分布在半导体器件10的有源区域内。在一些示例中，导电区域43B可以非均匀地分布在半导体器件10的有源区域内。
在一个示例中，对于40伏(V)器件，栅极电介质26可具有约400埃的厚度。出于可靠性考虑，电介质间隔物53B的厚度可以是栅极电介质26的厚度的两倍，或约800埃。对于4.5sigma工艺，沟槽23的宽度可以是约5,250埃，栅极电极的宽度可以是约4,500埃，并且导电区域43B的宽度可以是约1,200埃。
在一些示例中，电介质间隔物53A可以沿着开口422A的侧壁设置。电介质间隔物53A可以包括与电介质间隔物53B相同的材料。在其他示例中，可以省略电介质间隔物53A。
重新参考图1，导电区域43B延伸穿过栅极导体28并穿过IPD 27，以与屏蔽电极21的上表面21A形成物理接触。在一些示例中，电介质间隔物53B延伸到与半导体材料11的区域内的导电区域43B相同的深度或位置。在其他示例中，电介质间隔物53B可以仅部分地延伸到IPD 27中。更具体地，电介质间隔物53B延伸到足以将导电区域43B与栅极导体28电隔离的深度。在一些示例中，电介质间隔物53A可以延伸到半导体材料区域11的主表面18，或者可以终止于邻近栅极电介质26处。
在一些示例中，导电区域43A和43B可以是导电插塞或插塞结构。在一些示例中，导电区域43A和43B可包括导电阻挡结构或衬里以及导电填充材料。在一些示例中，阻挡结构可包括金属/金属-氮化物配置，诸如钛/氮化钛或本领域普通技术人员已知的其他相关或等同材料。在其他示例中，阻挡结构还可包括金属硅化物结构。在一些示例中，导电填充材料包括钨。在一些示例中，导电区域43A和43B可被平整化以提供更均匀的表面形貌。
导电层44A可形成为覆盖在主表面18上，并且导电层46可形成为覆盖在主表面19上。导电层44A和46可被配置为提供半导体器件10的单独器件部件与下一级组件之间的电连接。在一些示例中，导电层44A可以是钛/氮化钛/铝铜或本领域普通技术人员已知的其他相关或等同材料。导电层44A相应地被配置为外部源电极。图1示出了屏蔽电极21和源极区域33通过导电层44A电连接在一起以在半导体器件10被使用时处于相同的电位的示例。在其他示例中，屏蔽电极21可被配置为被独立偏置。
在一些示例中，导电层46可为可焊接的金属结构，诸如钛镍银、铬镍金、或本领域的普通技术人员已知并且被配置作为漏极电极或端子的其他相关或等同材料。在一些示例中，可以形成覆盖在导电层44A上的另外的钝化层(未示出)。还应理解，附加导电层可以被包括在导电层44A上方，由附加ILD层分开。
根据本示例，半导体器件10是对先前器件的改进，因为导电区域43B减小了屏蔽电阻。已据经验发现，这在某些应用(诸如降压转换器应用以及其他应用)中提高了功率转换效率。如稍后将更详细地描述，可以通过仅一个附加的掩膜步骤和介于约四(4)个至约七(7)个之间的附加工艺步骤来添加导电区域43B，其中估计的成本影响为每个晶片约$25美元。
图3示出了用于提供诸如半导体器件之类的电子器件的方法300的流程图。在一些示例中，方法300的半导体器件可以类似于本文所示的半导体器件中的一个或多个，包括半导体器件10或其变型。
方法300的框S310包括提供具有屏蔽栅极沟槽结构的半导体衬底。在一些示例中，该半导体衬底可以类似于半导体材料区域11，其包括衬底12和半导体层14，并且还包括邻近主表面18的屏蔽栅极沟槽结构13。
更具体地，在框S310中，半导体衬底已通过若干前端单元工艺加工，诸如电介质形成、光掩膜、蚀刻、沉积、离子注入和退火单元工艺。此类单元工艺可用于形成屏蔽栅极结构13(包括例如屏蔽电极21、屏蔽电介质264、IPD27、栅极电介质26和栅极电极28)、主体区域31和源极区域33，如结合图1所描述的。
方法300的框S320包括在半导体衬底的第一主表面上形成层间电介质(ILD)。在一些示例中，层间电介质(ILD)可以类似于ILD结构41或其变型。在一些示例中，ILD结构可包括厚度在约800埃至约1000埃范围内的未掺杂硅玻璃(USG)层和厚度在约6000埃至约8000埃范围内的PSG层。PSG层可以具有在约3％至约5％范围内的磷重量百分比。可以使用CVD或类似技术形成ILD结构。在一些示例中，可以对ILD结构进行退火以使结构致密化。在一些示例中，可以使用例如CMP技术将ILD结构平整化。
方法300的框S330包括通过选择性地移除ILD结构、栅极导体和垫间电介质(IPD)中的一部分来形成屏蔽接触开口。图4示出了在框S310、S320和S330中描述的步骤之后的电子器件(诸如半导体器件10)的横截面视图。
在一些示例中，在ILD结构41上方设置具有开口64A的掩膜64，导电区域43B将形成在该开口中以提供与屏蔽电极21的接触。在一些示例中，掩膜64包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺来形成。接下来，可以移除ILD结构41、栅极导体28和IPD27的部分以提供接触开口422B，在一些示例中，该接触开口可以暴露屏蔽电极21的上表面21A。在一些示例中，可以使用干法或湿法蚀刻技术来移除不同的材料。在一些示例中，然后可以在提供接触开口422B之后移除掩膜64。
方法300的框S340包括在屏蔽接触开口内形成第一ILD间隔物。在一些示例中，这可以包括在接触开口422B内形成电介质间隔物53B，如图5所示，其示出半导体器件10在进一步加工之后的横截面视图。在一些示例中，电介质形成为覆盖在ILD结构41上和接触开口422B内。该电介质的厚度使得不完全填充接触开口422B。在一些示例中，电介质的厚度约为栅极电介质26的厚度的两倍，如先前所描述。在一些示例中，电介质可包括氧化物、氮化物、本领域普通技术人员已知的其他绝缘材料或它们的组合。可以使用CVD、等离子体增强CVD(PECVD)、低温氧化物(LTO)工艺或本领域普通技术人员已知的其他工艺来形成电介质。在形成电介质之后，可以使用各向异性蚀刻来移除沿着ILD结构41的上表面和屏蔽电极21的上表面21A的电介质的部分。剩余的电介质提供电介质间隔物53B，如图5所示。
方法300的框S350包括通过选择性地移除ILD的部分来形成源极/主体接触开口的第一部分。在一些示例中，这包括在ILD结构41上方设置具有开口66A的掩膜66，如图6所示，其示出半导体器件10在进一步加工之后的横截面视图。在一些示例中，掩膜66覆盖接触开口422B和电介质间隔物53。开口66A对应于将形成导电区域43A以提供用于半导体器件10的源极/主体接触件的位置。在一些示例中，掩膜66包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺来形成。接下来，可以移除ILD结构41的部分以提供接触开口422A，其可以使半导体材料区域11的主表面18暴露。在一些示例中，此步骤还移除了可存在于主表面18上方的栅极电介质26的任何部分，如图6所示。在一些示例中，可以使用干法或湿法蚀刻技术来移除ILD结构41和栅极电介质26。在一些示例中，然后可以在提供接触开口422A之后移除掩膜66。应当理解，框S350还可用于在预定位置形成栅极接触开口以提供与栅极导体28的栅极接触。
方法300的框S360包括在源极/主体接触开口的第一部分内形成第二ILD间隔物。在一些示例中，第二ILD间隔物可以类似于形成在接触开口422A内的电介质间隔物53A，如图7所示，其为半导体器件10在进一步加工之后的横截面视图。在一些示例中，电介质形成为覆盖在ILD结构41上和接触开口422A内。该电介质的厚度使得不完全填充接触开口422A。在一些示例中，电介质可包括氧化物、氮化物、本领域普通技术人员已知的其他绝缘材料或它们的组合。可以使用CVD、PECVD、LTO工艺或本领域普通技术人员已知的其他工艺来形成电介质。在形成电介质之后，可以使用各向异性蚀刻来移除沿着ILD结构41的上表面和主表面18的暴露部分的电介质的部分。剩余的电介质提供电介质间隔物53B，如图7所示。
方法300的框S370包括使用第二ILD间隔物移除半导体衬底的部分，以形成源极/主体接触开口的第二部分。在一些示例中，源极/主体接触件的第二部分可以是接触开口422C，如图7所示。在一些示例中，可使用氟基化学物质移除半导体材料区域11的部分，以提供从与电介质间隔物53A对准的主表面18向内延伸的接触开口422C。即，使用电介质间隔物53A作为掩膜来形成接触开口422C。在一些示例中，接触开口422C延伸超过源极区域33并且终止于半导体器件10的主体区域31。
方法300的框S380包括在半导体衬底的主体区域内邻近源极/主体接触开口形成主体增强区域。在一些示例中，可使用离子注入和退火工艺在主体区域31内形成接触区域36，如图7所示。接触区域36被配置为增强主体区域31与随后形成的导电区域43A之间的接触特性。
方法300的框S390包括在屏蔽接触开口内形成屏蔽接触件以及在源极/主体接触区域内形成源极/主体接触件。在一些示例中，这可以包括在接触开口422B内形成导电区域43B，以及在接触开口422A和422C内形成导电区域43A，如图8所示，其为半导体器件10在进一步加工之后的横截面视图。在一些示例中，导电区域43A和导电区域43B可以是导电插塞或插塞结构。在一些示例中，导电区域43A和43B可包括导电阻挡结构或衬里以及导电填充材料。在一些示例中，阻挡结构可包括金属/金属-氮化物配置，诸如钛/氮化钛或本领域普通技术人员已知的其他相关或等同材料。在其他示例中，阻挡结构还可包括金属硅化物结构。可使用蒸镀、溅镀、CVD或本领域的普通技术人员已知的其他工艺形成导电区域43A和43B。在一些示例中，导电填充材料包括钨。在一些示例中，导电区域43A和43B可使用CMP工艺来平整化以提供更均匀的表面形貌。
方法300的框S395包括半导体衬底的修整工艺。在一些示例中，这可以包括形成导电层44A，使用例如研磨和蚀刻工艺来减小半导体材料区域11的厚度，以及形成导电层46以提供如图1所示的半导体器件10。这进一步包括添加钝化层、将半导体材料区域11切割成单独的半导体器件，以及将单独的半导体器件装配到保护性封装中。
图9示出了半导体器件10内的不同位置处的半导体器件10的横截面视图。更具体地，图9示出了其中形成与栅极导体28的接触的半导体器件10的一部分。在一些示例中，通过ILD结构41提供接触开口422D，该接触开口延伸到栅极导体28。在一些示例中，可以沿着接触开口422D的侧壁表面设置电介质间隔物53C。在一些示例中，接触开口422D和电介质间隔物53C可以与接触开口422A和电介质间隔物53A同时形成。在一些示例中，导电区域43C设置在接触开口422D内，可以包括与导电区域43A和43B相同的材料，并且可以与导电区域43A和43B同时形成。在一些示例中，接触开口422D和导电区域43C可以设置为邻近半导体器件10的周边边缘部分。在一些示例中，栅极导体28的一部分可被蚀刻成使得导电区域43C部分地嵌入栅极导体28内，如图9所示。例如，当如前所述形成接触开口422C时，可以移除栅极导体28的部分。如图9所示，在一些示例中，电介质间隔物53C仅延伸到栅极导体28的上表面。另外，图9示出了可以与导电层44A同时形成并且通过导电区域43C提供与栅极导体28的接触的另一导电层44B。导电层44B可以包括与导电层44A相同的材料，并且可以使用光掩膜和蚀刻工艺图案化。
图10示出了根据本说明书的具有屏蔽栅极沟槽结构13的电子器件20、半导体器件20或屏蔽栅极沟槽MOSFET 20的放大局部横截面视图。半导体器件20类似于半导体器件10，并且下文将仅对差异进行描述。在半导体器件20中，电介质间隔物53B和电介质间隔物53C可以与由ILD结构41提供的电隔离一起省略。例如，在先前描述的方法300中，可以省略框S360，并且可以将框S350和S370结合以提供一直延伸到主体区域31的接触开口422A，并且提供终止于栅极导电层280上的接触开口422D(下文描述)。
另外，半导体器件20还包括位于屏蔽电极21上方的屏蔽导电层210和位于栅极导体28上方的栅极导电层280。提供屏蔽导电层210和栅极导电层280以减小屏蔽电极21和栅极电极28的电阻。在一些示例中，屏蔽导电层210和栅极导电层280可以包括相同材料，例如一种或多种金属、金属氮化物、硅化物或本领域普通技术人员已知的其他导电材料。就这一点而言，栅极电极28的电阻和屏蔽电极21的电阻可以更紧密地匹配。在一些示例中，屏蔽导电层210和栅极导电层280包括钨(W)硅化物、钴(Co)硅化物、钛(Ti)硅化物或本领域普通技术人员已知的其他硅化物。在一些示例中，屏蔽导电层210和栅极导电层280包括氮化钛(TiN)。在其他示例中，屏蔽导电层210和栅极导电层280包括多晶半导体材料(例如，多晶硅)和金属或金属氮化物的组合。
当在半导体器件20中形成接触开口422B时，在将接触开口422B蚀刻穿过栅极导体28之前，可以使用湿法蚀刻来移除栅极导电层280的一部分。在其他示例中，可以使用阻挡掩膜，因此在稍后将形成接触开口422BA的位置处不形成栅极导电层280。应理解，屏蔽导电层210和栅极导电层280可以在本文所述的示例(包括其变型)中使用。
半导体器件10和20是其中导电区域43B穿过ILD结构41、栅极电极28和IPD 27延伸至第一深度并且电介质间隔物53B延伸至第一深度的示例。
图11示出了用于提供诸如半导体器件之类电子器件的方法300A的流程图。在一些示例中，方法300A可以是用于制造半导体器件10的方法300的替代方法，该半导体器件将在下文的图12至图16中描述为半导体器件30。
方法300A的框S310和S320类似于方法300的框S310和S320，并且这里将不再重复步骤的细节。
方法300A的框S330A包括通过选择性地移除ILD、栅极导体和垫间电介质(IPD)的第一部分中的部分来形成屏蔽接触开口的第一部分。图12示出了已穿过ILD结构41、栅极导体28和IPD 27的第一部分形成接触开口422BA之后的半导体器件30的横截面视图。在一些示例中，在ILD结构41上方设置具有开口64A的掩膜64，导电区域43B将形成在该开口中以提供与屏蔽电极21的屏蔽接触。在一些示例中，掩膜64包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺形成。接下来，可以移除ILD 41、栅极导体28和IPD 27的第一部分的部分以提供接触开口422BA。在一些示例中，然后可以在提供接触开口422BA之后移除掩膜64。
方法300A的框S335包括形成低温电介质。在一些示例中，可使用低温氧化至少沿着栅极导体28的暴露部分将电介质76设置在接触开口422BA内，如图12所示。在一些示例中，电介质76可以具有在约100埃至约200埃的范围内的厚度。应当理解，可以在图12中形成电介质76之前移除掩膜64。
方法300A的框S340A包括在屏蔽接触开口的第一部分内形成第一ILD间隔物。在一些示例中，这可以包括在接触开口422BA内形成电介质间隔物53B，如图13所示，其示出半导体器件30在进一步加工之后的横截面视图。在一些示例中，该电介质形成为覆盖在ILD结构41上和接触开口422BA内。该电介质的厚度使得不完全填充接触开口422BA。在一些示例中，电介质的厚度约为栅极电介质26的厚度的两倍，如先前所描述。在一些示例中，电介质可包括氧化物、氮化物、本领域普通技术人员已知的其他绝缘材料或它们的组合。可以使用CVD、PECVD、LTO工艺或本领域普通技术人员已知的其他工艺来形成电介质。在形成电介质之后，可以使用各向异性蚀刻来移除沿着ILD结构41的上表面和IPD 27的表面的电介质的部分。剩余的电介质提供电介质间隔物53B，如图13所示。
方法300A的框S345包括使用第一ILD间隔物来形成屏蔽接触开口的第二部分，以暴露屏蔽接触开口内的屏蔽电极的上表面。在一些示例中，这可以包括使用电介质间隔物53B移除IPD 27的第二部分以提供接触开口422BB并暴露屏蔽电极12的上表面21A，如图13所示。应当理解，在该示例中，用于电介质间隔物53B的材料不同于IPD 27，以便在材料之间提供蚀刻选择性。在一些示例中，可使用氟基化学物质移除IPD 27的第二部分。在此示例中，电介质间隔物53B不延伸由接触开口422BA和422BB提供的整个屏蔽接触开口。接触开口422BA和422BB可以是在多个步骤中形成的接触开口422B的示例。
方法300A的框S350类似于先前描述的方法300的框S350，并且包括通过选择性地移除ILD的部分来形成源极/主体接触开口的第一部分。在一些示例中，这包括在ILD结构41上方设置具有开口66A的掩膜66，如图14所示，其示出半导体器件30在进一步加工之后的横截面视图。在一些示例中，掩膜66覆盖接触开口422BA和422BB以及电介质间隔物53B。开口66A对应于将形成导电区域43A以提供用于半导体器件30的源极/主体接触件的位置。在一些示例中，掩膜66包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺来形成。接下来，可以移除ILD 41的部分以提供接触开口422A，其可以暴露半导体材料区域11的主表面18。在一些示例中，此步骤还移除了可存在于主表面18上方的栅极电介质26的任何部分，如图14所示。应当理解，框S350还可用于在预定位置形成栅极接触开口以提供与栅极导体28的栅极接触。
方法300A的框S360类似于先前描述的方法300的框S360，并且包括在源极/主体接触开口的第一部分内形成第二ILD间隔物。在一些示例中，第二ILD间隔物可以类似于形成在接触开口422A内的电介质间隔物53A，如图15所示，其为半导体器件30在进一步加工之后的横截面视图。在一些示例中，电介质形成为覆盖在ILD结构41上和接触开口422A内。该电介质的厚度使得不完全填充接触开口422A。在一些示例中，电介质可包括氧化物、氮化物、本领域普通技术人员已知的其他绝缘材料或它们的组合。可以使用CVD、PECVD、LTO工艺或本领域普通技术人员已知的其他工艺来形成电介质。在形成电介质之后，可以使用各向异性蚀刻来移除沿着ILD结构41的上表面和主表面18的暴露部分的电介质的部分。剩余的电介质提供电介质间隔物53B，如图15所示。
方法300A的框S370类似于方法300的框S370，并且包括使用第二ILD间隔物移除半导体衬底的部分以形成源极/主体接触开口的第二部分。在一些示例中，源极/主体接触件的第二部分可以是接触开口422C，如图15所示。在一些示例中，可使用氟基化学物质移除半导体材料区域11的部分，以提供从与电介质间隔物53A对准的主表面18向内延伸的接触开口422C。即，使用电介质间隔物53A作为掩膜来形成接触开口422C。在一些示例中，接触开口422C延伸超过源极区域33并且终止于半导体器件30的主体区域31。
方法300A的框S380类似于方法300的框S380，并且包括在半导体衬底的主体区域内邻近第二源极/主体接触开口形成主体增强区域。在一些示例中，可使用离子注入和退火工艺在主体区域31内形成接触区域36，如图15所示。当主体区域31包括P型导电性时，接触区域36具有P型导电性。接触区域36被配置为增强主体区域31与随后形成的导电区域43A之间的接触特性。
方法300A的框S390类似于方法300的框S390，并且包括在屏蔽接触开口内形成屏蔽接触件以及在源极/主体接触区域内形成源极/主体接触件。在一些示例中，这可以包括在接触开口422BA和422BB内的导电区域43B，以及在接触开口422A和422C内的导电区域43A，如图16所示，其为半导体器件30在进一步加工之后的横截面视图。在一些示例中，导电区域43A和导电区域43B可以是导电插塞或插塞结构。在一些示例中，导电区域43A和43B可包括导电阻挡结构或衬里以及导电填充材料。在一些示例中，阻挡结构可包括金属/金属-氮化物配置，诸如钛/氮化钛或本领域普通技术人员已知的其他相关或等同材料。在其他示例中，阻挡结构还可包括金属硅化物结构。可使用蒸镀、溅镀、CVD或本领域的普通技术人员已知的其他工艺形成导电区域43A和43B。在一些示例中，导电填充材料包括钨。在一些示例中，导电区域43A和43B可使用CMP工艺来平整化以提供更均匀的表面形貌。
方法300A的框S395类似于方法300的框S395，并且这里将不再重复细节。应当理解，可使用方法300A的框S395的附加加工来提供除了其他之外如图1所示的导电层44A和导电层46以及如图9所示的导电层44B。根据本说明书，半导体器件30是其中导电区域43B穿过ILD结构41、栅极电极28和IPD 27延伸至第一深度，以及其中电介质间隔物53B穿过ILD结构41、栅极电极28和IPD 27延伸至小于第一深度的第二深度的示例。
图17示出了用于提供诸如半导体器件之类电子器件的方法300B的流程图。在一些示例中，方法300B可以是用于制造半导体器件10的方法300的替代方法，该半导体器件将在下文的图18至图22中描述为半导体器件40。
方法300B的框S310和S320类似于方法300的框S310和S320，并且这里将不再重复步骤的细节。
方法300B的框S330B包括通过选择性地移除ILD的部分来形成源极/主体接触开口的第一部分。在一些示例中，这包括在ILD结构41上方设置具有开口66A的掩膜66，如图18所示，其示出半导体器件40在进一步加工之后的横截面视图。开口66A对应于将形成导电区域43A以提供用于半导体器件40的源极/主体接触件的位置。在一些示例中，掩膜66包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺来形成。接下来，可以移除ILD结构41的部分以提供接触开口422A，其可以使半导体材料区域11的主表面18暴露。在一些示例中，此步骤还移除了可存在于主表面18上方的栅极电介质26的任何部分，如图18所示。应当理解，框S330B还可用于在预定位置形成栅极接触开口以提供与栅极导体28的栅极接触。
方法300B的框S340B包括通过选择性地移除ILD、栅极导体和IPD中的部分来形成屏蔽接触开口的第一部分。在一些示例中，这包括在ILD结构41上方设置具有开口64A的掩膜64，导电区域43B将形成在该开口中以提供与屏蔽电极21的屏蔽接触，如图19所示，其为半导体器件40在进一步加工之后的横截面视图。在一些示例中，掩膜64包括光掩膜，并且可以使用光致抗蚀剂沉积、曝光和显影工艺来形成。接下来，可以移除ILD结构41、栅极导体28和IPD 27的部分以提供接触开口422B，该接触开口可以使屏蔽电极21的上表面21A暴露。在一些示例中，可以使用干法或湿法蚀刻技术来移除不同的材料。在一些示例中，然后可以在提供接触开口422B之后移除掩膜64。
方法300B的框S350A包括在屏蔽接触开口和源极/主体接触开口的第一部分内形成ILD间隔物。在一些示例中，这可以包括在接触开口422A内形成电介质间隔物53A以及在接触开口422B内形成电介质间隔物53B，如图20所示，其为半导体器件40在进一步加工之后的横截面视图。在一些示例中，电介质形成为覆盖在ILD结构41上以及接触开口422A和422B内。该电介质的厚度使得不完全填充接触开口422A或422B。在一些示例中，电介质可包括氧化物、氮化物、本领域普通技术人员已知的其他绝缘材料或它们的组合。可以使用CVD、PECVD、LTO工艺或本领域普通技术人员已知的其他工艺来形成电介质。在形成电介质之后，可以使用各向异性蚀刻来移除沿着屏蔽电极28的上表面21A、ILD结构41的上表面和主表面18的暴露部分的电介质的部分。剩余的电介质提供电介质间隔物53A和电介质间隔物53B，如图20所示。
方法300B的框S360A包括使用ILD间隔物移除半导体衬底的一部分，以形成源极/主体接触开口的第二部分。在一些示例中，源极/主体接触件的第二部分可以是接触开口422C，如图21所示，其为半导体器件40在进一步加工之后的横截面视图。在一些示例中，可使用氟基化学物质移除半导体材料区域11的部分，以提供从与电介质间隔物53A对准的主表面18向内延伸的接触开口422C。即，使用电介质间隔物53A作为掩膜来形成接触开口422C。在一些示例中，接触开口422C延伸超过源极区域33并且终止于半导体器件40的主体区域31。
方法300B的框S370A类似于方法300的框S380，并且包括在半导体衬底的主体区域内邻近第二源极/主体接触件形成主体增强区域。在一些示例中，可使用离子注入和退火工艺在主体区域31内形成接触区域36，如图21所示，这些接触区域被配置为增强主体区域31与随后形成的导电区域43A之间的接触特性。
方法300B的框S380A类似于方法300的框S390，并且包括在屏蔽接触开口内形成屏蔽接触件以及在源极/主体接触开口内形成源极/主体接触件。在一些示例中，这可以包括在接触开口422B内的导电区域43B，以及在接触开口422A和422C内的导电区域43A，如图22所示，其为半导体器件40在进一步加工之后的横截面视图。在一些示例中，导电区域43A和导电区域43B可以是导电插塞或插塞结构。在一些示例中，导电区域43A和43B可包括导电阻挡结构或衬里以及导电填充材料。在一些示例中，阻挡结构可包括金属/金属-氮化物配置，诸如钛/氮化钛或本领域普通技术人员已知的其他相关或等同材料。在其他示例中，阻挡结构还可包括金属硅化物结构。可使用蒸镀、溅镀、CVD或本领域的普通技术人员已知的其他工艺形成导电区域43A和43B。在一些示例中，导电填充材料包括钨。在一些示例中，导电区域43A和43B可使用CMP工艺来平整化以提供更均匀的表面形貌。
方法300B的框S390A类似于方法300的框S395，并且这里将不再重复细节。应当理解，可使用方法300B的框S390A的附加加工来提供除了其他之外如图1所示的导电层44A和导电层46以及如图9所示的导电层44B。
图23示出了半导体器件50的一部分的顶视图，以进一步描述本构型。在图23中，示出了一个导电区域43B，但应当理解，半导体器件50可以包括多个导电区域43B。在一些示例中，电介质间隔物53B完全围绕或包围导电区域43B。尽管导电区域43B被示出为正方形形状，但应当理解，可以使用其他形状，诸如圆形形状或具有圆角的形状。
图23的示例类似于图2的示例，不同的是在本示例中，栅极电介质26的形状是非线性的。更具体地，栅极电介质26包括远离导电区域53B横向延伸的扩展部分26A。这样，位于导电区域43B的两侧上的栅极导体28的区域28C具有宽度280A和280B，使得当组合在一起时，组合宽度更接近栅极导体28的28B的宽度280C。这样，可以减少导电区域43B对栅极电阻的任何影响。半导体器件50是其中栅极电极28包括围绕顶视图中的导电区域43B的形状，使得栅极电极28不被导电区域43B和电介质间隔物53B中断的另一示例。
从所有前述内容中，本领域的普通技术人员可以根据一个示例确定该间隔物包括第二电介质间隔物。在另一示例中，多个第一导电区域均匀地分布在有源区域内。在另一示例中，栅极导电层插置在栅极电极与ILD结构之间，其中第一导电区域延伸穿过该栅极导电层；并且该栅极导电层和该栅极电极包括不同的材料。在又一示例中，半导体器件可以包含插置在第一导电区域与屏蔽电极之间的屏蔽导电层，其中该屏蔽导电层和该屏蔽电极包括不同的材料。
从所有前述内容中，本领域的普通技术人员可以根据一个示例确定该半导体器件可包括有源区域；并且该第一导电区域是该有源区域内的多个第一导电区域中的一个导电区域。在另一示例中，该多个第一导电区域非均匀地分布在该有源区域内。
从所有前述内容中，本领域的技术人员可以根据一个示例确定一种形成半导体器件的方法，该方法包括：提供半导体材料区域，该半导体材料区域具有第一主表面和第一导电类型；提供屏蔽栅极沟槽结构，该屏蔽栅极沟槽结构包括有源沟槽，该有源沟槽从该第一主表面延伸到该半导体材料区域中并且具有第一侧和与该第一侧相对的第二侧；屏蔽电介质层，该屏蔽电介质层与该有源沟槽的下部相邻；屏蔽电极，该屏蔽电极在该有源沟槽的下部中与该屏蔽电介质层相邻；栅极电介质，该栅极电介质与该有源沟槽的上部相邻；栅极电极，该栅极电极在该有源沟槽的上部中与该栅极电介质相邻；垫间电介质(IPD)，该IPD插置在该栅极电极与该屏蔽电极之间；提供主体区域，该主体区域具有与该第一导电类型相反的第二导电类型，该主体区域位于该半导体材料区域中、邻近该有源沟槽的该第一侧和第二侧从主表面延伸；提供源极区域，该源极区域具有该第一导电类型，该源极区域位于邻近该有源沟槽的该第一侧和第二侧的该主体区域中；在该第一主表面上方提供层间电介质(ILD)结构；提供第一导电区域，该第一导电区域位于该有源沟槽内并且延伸穿过该ILD结构、该栅极电极和该IPD；以及提供第二导电区域，该第二导电区域延伸穿过该ILD结构和该源极区域，其中该第一导电区域耦接到该屏蔽电极；该第一导电区域通过第一电介质间隔物与该栅极电极电隔离；并且该栅极电极包括在顶视图中围绕顶视图中的该第一导电区域的每一侧的形状。
在另一示例中，提供该第一导电区域可包括形成第一接触开口，该第一接触开口延伸穿过该ILD结构、该栅极导体和该IPD的至少一部分；在该第一接触开口内形成第一电介质间隔物；以及在该第一接触开口内邻近该第一电介质间隔物提供导电材料。在另一示例中，提供第二导电区域可包括形成延伸穿过ILD结构和源极区域的第二接触开口；在该第二接触开口内形成第二电介质间隔物；以及在该第二接触开口内邻近该第二电介质间隔物提供导电材料。
在另一个示例中，形成该第一接触开口以及形成该第一电介质间隔物发生在形成该第二接触开口之前。
在又一个示例中，该方法还可包括提供插置在该第一导电区域与该屏蔽电极之间的屏蔽导电层。在另一示例中，该方法可包括提供插置在该栅极电极与该ILD结构之间的栅极导电层，其中该第一导电区域延伸穿过该栅极导电层。
鉴于上述全部内容，很明显公开了一种新颖的结构和方法。除其他特征之外，还包括一种具有屏蔽栅极沟槽栅极电极结构的半导体器件，该结构与屏蔽电极的接触是通过经由栅极导体形成电隔离接触来形成的。在一些示例中，沿着栅极导体结构(诸如条纹状栅极导体)以不中断栅极导体结构的电连通的方式周期性地设置凹部。更具体地说，绝缘屏蔽接触区域布置在栅极导体结构的预定位置处，并且可以包括穿过该栅极导体延伸到屏蔽电极的凹部。在横截面视图中，栅极导体的部分保持在凹部的至少一侧上。这样，栅极导体仅部分地被屏蔽导体中断。在一些示例中，在横截面视图中，足够量的栅极导体保留在凹部的两侧上。这样，栅极导体提供对源极区域和主体区域所在的沟槽的两侧的沟道控制。然后在凹部内设置屏蔽导体，并且通过绝缘体与栅极导体隔离。这些结构和方法使用在典型的半导体晶片制造设施中兼容的材料和工艺，并且能够以低成本制造。
可根据特定应用和设计要求来调谐屏蔽电阻。也就是说，屏蔽接触件可以以均匀或非均匀的不同图案布置，以提供期望的电阻效应。这些结构和方法实施起来是节省成本的，这在一些示例中仅添加一个掩膜层和蚀刻步骤。据经验发现，本说明书的结构和方法具有较低的屏蔽电阻，这提高了诸如降压转换器应用之类的功率转换应用中的功率转换效率。
尽管结合具体的优选示例描述了本发明的主题，但前述附图及其描述只用来描绘本发明主题的典型示例，因此不应被视作限制本发明主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如，用于栅极电极、屏蔽电极、栅极导电层和屏蔽导电层的材料可以包括一种或多种材料。当使用多种材料时，可以按顺序沉积材料以提供层合结构。在其他示例中，可以沉积并图案化第一层(例如，第一间隔物分)，并且可以以类似的方式沉积并图案化后续层。用于栅极和屏蔽结构的导电材料可以包含多晶半导体材料、硅化物、金属、金属氮化物、准金属和本领域普通技术人员已知的其他导电材料。可将各种沉积技术用于材料，包括CVD、PECVD、MOCVD、ALD以及本领域普通技术人员已知的其他沉积技术。另外，本文所述的间隔物可以包括提供与本文所述的那些材料类似的特征的其他材料。例如，间隔件53A可以包括多晶半导体材料、导电材料、有机电介质、印刷膜或本领域普通技术人员已知的其他材料。
如下文的权利要求所反映，本发明的各方面具有的特征可少于前文公开的单个示例的所有特征。所以，下文表述的权利要求据此明确地并入具体实施方式中，其中每项权利要求本身都代表本发明的独立示例。此外，尽管本文描述的一些示例包含其他示例中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同示例的特征的组合意在属于本发明的范围，而且意在形成不同的示例。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括：
半导体材料区域，所述半导体材料区域具有第一主表面和第一导电类型；
屏蔽栅极沟槽结构，所述屏蔽栅极沟槽结构包括：
有源沟槽，所述有源沟槽从所述第一主表面延伸到所述半导体材料区域中；
屏蔽电介质层，所述屏蔽电介质层与所述有源沟槽的下部相邻；
屏蔽电极，所述屏蔽电极在所述有源沟槽的下部中与所述屏蔽电介质层相邻；
栅极电介质，所述栅极电介质与所述有源沟槽的上部相邻；
栅极电极，所述栅极电极在所述有源沟槽的上部中与所述栅极电介质相邻；和
垫间电介质IPD，所述IPD插置在所述栅极电极与所述屏蔽电极之间；主体区域，所述主体区域具有与所述第一导电类型相反的第二导电类型，所述主体区域位于所述半导体材料区域中、邻近所述屏蔽栅极沟槽结构从所述第一主表面延伸；
源极区域，所述源极区域具有所述第一导电类型，所述源极区域位于邻近所述屏蔽栅极沟槽结构的所述主体区域中；
层间电介质ILD结构，所述ILD结构位于所述第一主表面上方；和
第一导电区域，所述第一导电区域位于所述有源沟槽内并且延伸穿过所述ILD结构、所述栅极电极和所述IPD，其中：
所述第一导电区域耦接到所述屏蔽电极；
所述第一导电区域通过第一电介质间隔物与所述栅极电极电隔离；并且
所述栅极电极包括在顶视图中围绕顶视图中的所述第一导电区域的形状，使得所述栅极电极不被所述第一导电区域和所述第一电介质间隔物中断。
2.根据权利要求1所述的半导体器件，其中：
所述第一导电区域穿过所述ILD结构、所述栅极电极和所述IPD延伸至第一深度；并且
所述第一电介质间隔物穿过所述ILD结构、所述栅极电极和所述IPD延伸至第二深度，所述第二深度小于所述第一深度。
3.根据权利要求1所述的半导体器件，其中：
所述第一导电区域穿过所述ILD结构、所述栅极电极和所述IPD延伸至第一深度；并且
所述第一电介质间隔物延伸至所述第一深度。
4.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：
第二导电区域，所述第二导电区域穿过所述ILD延伸至所述主体区域；和
间隔物，所述间隔物插置在所述第二导电区域与所述ILD结构之间。
5.根据权利要求1所述的半导体器件，其中：
所述半导体器件包括有源区域；并且
所述第一导电区域是多个第一导电区域中的一个导电区域。
6.根据权利要求5所述的半导体器件，其中：
所述多个第一导电区域非均匀地分布在所述有源区域内。
7.一种半导体器件，其特征在于，所述半导体器件包括：
半导体材料区域，所述半导体材料区域具有第一主表面和第一导电类型；
屏蔽栅极沟槽结构，所述屏蔽栅极沟槽结构包括：
有源沟槽，所述有源沟槽从所述第一主表面延伸到所述半导体材料区域中并且具有第一侧和与所述第一侧相对的第二侧；
屏蔽电介质层，所述屏蔽电介质层与所述有源沟槽的下部相邻；
屏蔽电极，所述屏蔽电极在所述有源沟槽的下部中与所述屏蔽电介质层相邻；
栅极电介质，所述栅极电介质与所述有源沟槽的上部相邻；
栅极电极，所述栅极电极在所述有源沟槽的上部中与所述栅极电介质相邻；和
垫间电介质IPD，所述IPD插置在所述栅极电极与所述屏蔽电极之间；主体区域，所述主体区域具有与所述第一导电类型相反的第二导电类型，所述主体区域位于所述半导体材料区域中、邻近所述有源沟槽的所述第一侧和所述第二侧从所述第一主表面延伸；
源极区域，所述源极区域具有所述第一导电类型，所述源极区域位于邻近所述有源沟槽的所述第一侧和所述第二侧的所述主体区域中；
层间电介质ILD结构，所述ILD结构位于所述第一主表面上方；
第一导电区域，所述第一导电区域位于所述有源沟槽内并且延伸穿过所述ILD结构、所述栅极电极和所述IPD；和
第二导电区域，所述第二导电区域延伸穿过所述ILD结构和所述源极区域，其中：
所述第一导电区域耦接到所述屏蔽电极；
所述第一导电区域通过第一电介质间隔物与所述栅极电极电隔离；并且
所述栅极电极包括在顶视图中围绕顶视图中的所述第一导电区域的每一侧的形状。
8.根据权利要求7所述的半导体器件，其中，所述半导体器件还包括：
间隔物，所述间隔物插置在所述第二导电区域与所述ILD结构之间。
9.根据权利要求8所述的半导体器件，其中：
所述间隔物包括第二电介质间隔物；并且
所述第一电介质间隔物和所述第二电介质间隔物包括相同的材料。
10.根据权利要求7所述的半导体器件，其中，所述半导体器件还包括：
屏蔽导电层，所述屏蔽导电层插置在所述第一导电区域与所述屏蔽电极之间；和
栅极导电层，所述栅极导电层插置在所述栅极电极与所述ILD结构之间，其中：
所述第一导电区域延伸穿过所述栅极导电层。
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US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US7956411B2 (en) * 2008-01-15 2011-06-07 Fairchild Semiconductor Corporation High aspect ratio trench structures with void-free fill material
US11244896B2 (en) * 2019-01-27 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US8907415B2 (en) * 2011-05-16 2014-12-09 Force Mos Technology Co., Ltd. High switching trench MOSFET
KR101828495B1 (ko) * 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
US9595587B2 (en) 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
JP2020150185A (ja) * 2019-03-14 2020-09-17 株式会社東芝 半導体装置
US20210028305A1 (en) * 2019-07-22 2021-01-28 Nami MOS CO., LTD. Trench mosfets with oxide charge balance region in active area and junction charge balance region in termination area

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