JP2020150185A - 半導体装置 - Google Patents

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Tatsuya Nishiwaki
達也 西脇
健太郎 一関
Kentaro Ichinoseki
健太郎 一関
浩朗 加藤
Hiroo Kato
浩朗 加藤
俊史 西口
Toshifumi Nishiguchi
俊史 西口
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Abstract

【課題】半導体装置の特性を向上させる。【解決手段】実施形態の半導体装置１００は、第１導電型の第１半導体層１と、第１導電型で、第１半導体層１上に設けられた第２半導体層２と、第２導電型で、第２半導体層２上に設けられた第３半導体層３と、第１導電型で、第３半導体層３上に設けられた第４半導体層４と、第２半導体層２、第３半導体層３及び第４半導体層４に設けられたトレンチＴ１内に第１絶縁膜７を介して設けられたフィールドプレート電極６と、トレンチＴ１内に第３絶縁膜１０を介して第３半導体層３に対向して設けられた第１電極８と、トレンチＴ１内において第１電極９に挟まれるように設けられ、第１電極８の下端に挟まれた第１部分の幅は、第１電極８の中央に挟まれた第２部分の幅よりも広い第２絶縁膜９と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
トレンチ型フィールドプレート電極構造のパワーＭＯＳＦＥＴのセル耐圧とオン抵抗を向上させる構造として、ストライプ状のトレンチ内にソースに接続したフィールドプレート電極を埋め込む構造が知られている。
しかしながら、素子領域で耐圧が向上しても、絶縁膜で絶縁されたゲート電極―フィールドプレート電極間がゲート―ソースバイアスによって破壊されるという課題があった。また、ゲート電極―フィールドプレート電極間の寄生容量がスイッチング損失を増加させるという課題があった。
特開２０１２−１６４９１６号公報
本発明の一実施形態は、特性に優れた半導体装置を提供するものである。
本実施形態によれば、第１導電型の第１半導体層と、第１導電型で、第１半導体層上に設けられた第２半導体層と、第２導電型で、第２半導体層上に設けられた第３半導体層と、第１導電型で、第３半導体層上に設けられた第４半導体層と、第２半導体層、第３半導体層及び第４半導体層に設けられたトレンチ内に第１絶縁膜を介して設けられたフィールドプレート電極と、トレンチ内に第３絶縁膜を介して第３半導体層に対向して設けられた第１電極と、トレンチ内において第１電極に挟まれるように設けられ、第１電極の下端に挟まれた第１部分の幅は、第１電極の中央に挟まれた第２部分の幅よりも広い第２絶縁膜と、を備える半導体装置が提供される。
一実施形態による半導体装置１００の断面図。 一実施形態による半導体装置１０１の断面図。 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置１００の工程図 一実施形態による半導体装置２００の断面図。 一実施形態による半導体装置２００の断面図。 一実施形態による半導体装置２００の工程図 一実施形態による半導体装置２００の工程図 一実施形態による半導体装置２００の工程図 一実施形態による半導体装置２００の工程図 一実施形態による半導体装置２０１の断面図。
以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
本明細書中、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを表す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを表す。なお、ｎ＋とｎ−を単にｎ型、またｐ＋とｐ−を単にｐ型と記載する場合もある。
また、以下では、第１導電型をｎ型、第２導電型をｐ型として記載する。第１導電型がｐ型、第２導電型がｎ型であっても好ましい。第１導電型がｐ型、第２導電型がｎ型であっても実施可能である。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１に一実施形態にかかる半導体装置１００の断面図を示す。
第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ交差する。第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ直交する方向であることが好ましい。
半導体装置１００は、例えば、パワーＭＯＳＦＥＴである。
図１の半導体装置１００は、第１導電型の第１半導体層（ドレイン層）１と、第１導電型で、第１半導体層１上に設けられた第２半導体層（ドリフト層）２と、第２導電型で、第２半導体層２上に設けられた第３半導体層（ベース層）３と、第１導電型で、第３半導体層３上に設けられた第４半導体層（ソース層）４と、第４半導体層４から第２半導体層２に向かう第１方向Ｘに延在し、第２半導体層２、第３半導体層３及び第４半導体層４に設けられて底部が第２半導体層２中に位置するトレンチＴ１内の第１半導体層１側に位置し、第１絶縁膜（ＦＰ絶縁膜）７を介して設けられたフィールドプレート電極６と、トレンチＴ１内の第４半導体層４側に位置し、第２絶縁膜（ポリ酸化膜）９を挟み、トレンチＴ１外周側に設けられた第３絶縁膜（ゲート絶縁膜）１０を介して設けられた第１電極（ゲート電極）８と、を備える。
図２に一実施形態にかかる半導体装置１０１の断面図を示す。図２の半導体装置１０１は、半導体装置１００の変形例である。図１の半導体装置１００において、フィールドプレート電極６の上部側は第２絶縁膜９に挟まれているが、図２の半導体装置１０１において、フィールドプレート電極６の上部側は第２絶縁膜９に挟まれていない。
第１導電型の第１半導体層（ドレイン層）１は、例えば、ｎ型（ｎ＋型）のシリコン層である。ドレイン層１の一方の面上には、第２半導体層２が設けられている。ドレイン層１の第２半導体層４が設けられた面とは反対側の面には、例えば、第２電極（ドレイン電極）１２が設けられている。ドレイン電極１２は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等である。
第１導電型の第２半導体層（ドリフト層）２は、例えば、ｎ型（ｎ−型）のシリコン層である。ドリフト層２は、ドレイン層１上に設けられている。ドレイン層１とドリフト層２は、第１方向Ｘに積層している。ドリフト層２は、いずれもドリフト層２を貫通しないトレンチＴ１（ゲートトレンチ）を有する。トレンチＴ１の底部は、ドリフト層２中に位置している。
第２導電型の第３半導体層（ベース層）３は、例えば、ｐ型のシリコン層である。ベース層３は、ドリフト層２上に設けられている。より具体的には、ベース層３は、ドリフト層２上に選択的に設けられている。ベース層３は、トレンチＴ１を挟むように位置している。ベース層３は、例えば、ドリフト層２にｐ型ドーパントを注入して形成された層である。
第１導電型の第４半導体層（ソース層）４は、ベース層３上に設けられたｎ＋型のシリコン層である。ソース層４は、ベース層３上に設けられている。より具体的には、ソース層４は、ベース層３上に選択的に設けられている。ソース層４は、例えば、ベース層３の一部にｎ型ドーパントを注入して形成された領域である。ソース層４は、第２方向Ｙに分離する間隙が存在する。間隙には、ソース電極１３が充填されている。
第５半導体層（ベースコンタクト層）５は、ベース層３上に設けられたｐ＋型（第２導電型）のシリコン層である。ベースコンタクト層５は、ベース層３の一部にｐ型ドーパントを注入して形成された層である。
トレンチＴ１内にフィールドプレート電極６、第１絶縁膜（ＦＰ絶縁膜）７、第１電極（ゲート電極）８、第２絶縁膜（ポリ酸化膜）９、第３絶縁膜（ゲート絶縁膜）１０が配置されている。トレンチＴ１は、ソース層４からドレイン層２に向かう第１方向Ｘに延在し、ドリフト層２、ベース層３及びソース層３に設けられて底部がドリフト層２中に位置する。トレンチＴ１の上側の内部には、層間絶縁膜１１が配置されていてもよい。トレンチＴ１は、ベース層３及びソース層４を貫通し、ドリフト層２まで達している。トレンチＴ１の側面は、ドリフト層２、ベース層３及びソース層４と接している。トレンチＴ１の底面は、ドリフト層２と接している。図１において、トレンチＴ１の内側は、第１絶縁膜７、ゲート絶縁膜１０及び層間絶縁膜１１と接している。トレンチＴ１は、ＸＹ平面に対して垂直なＺ方向に延びている。
フィールドプレート電極６は、第１絶縁膜（ＦＰ絶縁膜）７を介してベース層３に対向して設けられた電極である。フィールドプレート電極６は、トレンチＴ１内のドレイン層１側に位置している。フィールドプレート電極６は、Ｚ方向に延びていることが好ましい。フィールドプレート電極６は、図示しない面において第３電極１３と電気的に接続していて、ソース電極１２と同電位である。フィールドプレート電極６は、例えば、ポリシリコン等の導電部材で構成されている。
フィールドプレート電極６は、トレンチＴ１の底部側の膜厚の厚い第１部を有する。図１の半導体装置１００のようにフィールドプレート電極６は、トレンチＴ１の上部側の膜厚の薄い第２部を有してもよい。フィールドプレート電極６の膜厚は、第２方向Ｙの厚さである。また、図２の半導体装置１０１のようにフィールドプレート電極６は、トレンチＴ１の上部側の膜厚の薄い第２部を有していなくてもよい。フィールドプレート電極６の第１部の大部分又は全ては、ＦＰ絶縁膜７に挟まれている。フィールドプレート電極６の第１部の残りの一部は、第２絶縁膜９に挟まれている場合がある。フィールドプレート電極６の第２部は、第２絶縁膜９に挟まれているか囲まれている。フィールドプレート電極６の下部側は、ＦＰ絶縁膜７に囲まれている。フィールドプレート電極６の上部側は、第２絶縁膜９に挟まれているか囲まれている。フィールドプレート電極６の厚さの変化が傾斜的である場合を含め、第１部と第２部の境界は明確ではない。製造プロセスに依るが、第２部の膜厚が非常に薄い形態や第２部の長さが短い形態等が実施形態の半導体装置に含まれる。
第１絶縁膜（ＦＰ絶縁膜）７は、フィールドプレート電極６とドリフト層２の間に配置された絶縁膜である。ＦＰ絶縁膜７の内側は、フィールドプレート電極６と接している。ＦＰ絶縁膜７の外側は、ドリフト層２と接している。ＦＰ絶縁膜７は、トレンチＴ１に沿っている。ＦＰ絶縁膜７は、例えば、酸化シリコン（ＳｉＯ２）などの絶縁性部材で構成されている。
第１電極（ゲート電極）８は、トレンチＴ１内に設けられた第３絶縁膜１０を介して設けられた電極である。ゲート電極８は、トレンチＴ１内の第１方向Ｘのソース層４側に位置している。ゲート電極８は、第２絶縁膜９を挟むようにトレンチＴ１内に存在する。第２絶縁膜９を挟むゲート電極８は、第２方向Ｙに並んで配置されている。ゲート電極８は、トレンチＴ１の側面に設けられた第３絶縁膜１０に沿って、Ｚ方向に延びている。ゲート電極８は、例えば、ポリシリコン等の導電部材で構成されている。ゲート電極８の上部は、層間絶縁膜１１と接している。ゲート電極８の下部は、ＦＰ絶縁膜７と接している。ゲート電極８は、第２方向Ｙにおいて、第２絶縁膜９と第３絶縁膜１０に挟まれている。
第２絶縁膜（ポリ酸化膜）９は、トレンチＴ１内において、ゲート電極８に挟まれるように設けられた絶縁膜である。ポリ酸化膜９は、トレンチＴ１の中央上部に位置している。ポリ酸化膜９の側面は、ゲート電極８と接している。ポリ酸化膜９の上面は、層間絶縁膜１１と接している。ポリ酸化膜９の下面は、フィールドプレート電極６と接している。フィールドプレート電極６が第２部を有する場合、フィールドプレート電極６がポリ酸化膜９の内部側にもフィールドプレート電極６が位置している。図１では、フィールドプレート電極６の第２部は、ポリ酸化膜９を貫通し、フィールドプレート電極６の第２部の上面は、層間絶縁膜１１に接している。ポリ酸化膜９は、ゲート電極８に沿って第３方向Ｚに延びている。ポリ酸化膜９は、例えば、酸化シリコン（ＳｉＯ２）などの絶縁性部材で構成されている。第２絶縁膜（ポリ酸化膜）の膜厚は第３絶縁膜（ゲート絶縁膜）よりも厚い。
実施形態において、ＦＰ絶縁膜７とポリ酸化膜９の境界は以下のように定める。ゲート電極８のトレンチＴ１の中央を向く側面８Ａ、８Ｂの下端（ゲート電極８のトレンチＴ１の中央を向く側面の第１方向のドレイン層１側の端部）よりもトレンチＴ１の底部側に配置された絶縁膜がＦＰ絶縁膜７である。また、ゲート電極８のトレンチＴ１の中央を向く側面８Ａ、８Ｂの下端からゲート電極８のトレンチＴ１の中央を向く側面の上端（ゲート電極８のトレンチＴ１の中央を向く側面の第１方向のドレイン層１側とは反対側の端部）のゲート電極８のトレンチＴ１の中央を向く側面８Ａ、８Ｂに挟まれた絶縁膜をポリ酸化膜９とする。図１及び図２に示すゲート電極８の面はいずれも第１方向Ｘ及び第２方向Ｙに平行であるが、ゲート電極８の面がいずれも第１方向Ｘ及び第２方向Ｙ平行ではない場合においても絶縁膜の境界は同様の方法によって定められる。
第３絶縁膜（ゲート絶縁膜）１０は、ゲート電極８とトレンチＴ１の側面の間に配置された絶縁膜である。ゲート絶縁膜１０は、ゲート電極８及びトレンチＴ１の側面に沿って第３方向Ｚに延びている。ゲート絶縁膜１０の一方の側面は、ゲート電極８と接している。ゲート絶縁膜１０の他方の側面は、トレンチＴ１の側面であるドリフト層２、ベース層３及びソース層４と接している。ゲート絶縁膜１０の下面は、ＦＰ絶縁膜７と接している。ゲート絶縁膜１０の上面は、層間絶縁膜１１と接している。ゲート絶縁膜１０は、例えば、酸化シリコン膜（ＳｉＯ２）等の絶縁性部材で構成されている。
実施形態において、ＦＰ絶縁膜７とゲート絶縁膜１０の境界は以下のように定める。ゲート電極８のトレンチＴ１の側面側を向く側面８Ｃ、８Ｄの下端（ゲート電極８のトレンチＴ１の側面側を向く側面の第１方向のドレイン層１側の端部）よりもトレンチＴ１の底部側に配置された絶縁膜がＦＰ絶縁膜７である。また、ゲート電極８のトレンチＴ１の側面側を向く側面８Ｃ、８Ｄの下端からゲート電極８のトレンチＴ１の側面側を向く側面８Ｃ、８Ｄの上端（ゲート電極８のトレンチＴ１の側面側を向く側面の第１方向のドレイン層１側とは反対側の端部）までのトレンチＴ１の側面に挟まれた絶縁膜をポリ酸化膜９とする。図１及び図２に示すゲート電極８の面はいずれも第１方向Ｘ及び第２方向Ｙに平行であるが、ゲート電極８の面がいずれも第１方向Ｘ及び第２方向Ｙ平行ではない場合においても絶縁膜の境界は同様の方法によって定められる。
ゲート電極８のドレイン層１側でフィールドプレート電極６を向く端部は、切り欠けられている。切り欠け形状は、実施形態の製造方法によって作製されることによって生じる形状である。従来の半導体装置の製造方法で作製された場合、ゲート電極のドレイン層側でフィールドプレート電極を向く端部は、フィールドプレート電極側に突き出ている。
ゲート電極８が切り欠けられているため、ゲート電極８の下端に挟まれたポリ酸化膜９の第１部分の幅Ｗ１は、ゲート電極８の中央に挟まれたポリ酸化膜９の第２部分の幅Ｗ２よりも広くなっている。従来の半導体装置の製造方法で作製された場合、ゲート電極のドレイン層側でフィールドプレート電極を向く端部は、フィールドプレート電極側に突き出ているため、従来の半導体装置であれば、ゲート電極の下端に挟まれたポリ酸化膜の幅がポリ酸化膜の幅のうち最も狭くなる。ゲート電極８の中央とは、ゲート電極８の第２方向Ｙの長さの半分となる位置であることが好ましい。
ポリ酸化膜９の第１部分の幅Ｗ１が広くなる、つまり、ゲート電極９の下端に切り欠け形状があるとゲート電極９の下端において、電界集中を緩和することができ、半導体装置１００のゲート−ソース間の耐圧が向上する。実施形態の構成であれば、トレンチＴ１の幅が広くても狭くても電界集中を緩和することが出来る。
ポリ酸化膜９の第１部分の幅Ｗ１は、ポリ酸化膜９の第２部分の幅Ｗ２の１．１０倍以上３．００倍以下が好ましい。ポリ酸化膜９の第１部分の幅Ｗ１とポリ酸化膜９の第２部分の幅Ｗ２の差が少ないと電界集中の緩和があまり期待できない。また、ポリ酸化膜９の第１部分の幅Ｗ２とポリ酸化膜９の第２部分の幅Ｗ２の差が大きすぎるとゲート電極を形成する場所がなくなってしまう。そこで、ポリ酸化膜９の第１部分の幅Ｗ１は、ポリ酸化膜９の第２部分の幅Ｗ２の１．２０倍以上３．００倍以下がより好ましい。
ポリ酸化膜９の内部にまでフィールドプレート電極６が延びている場合でも、ポリ酸化膜９の幅は、ポリ酸化膜９とゲート電極８との界面間距離から求まる。
層間絶縁膜１１は、トレンチＴ１の上部とソース層４の上部に配置された絶縁膜である。層間絶縁膜１１のトレンチＴ１内の下面は、ゲート電極８、ポリ酸化膜９、ゲート絶縁膜１０と接している。層間絶縁膜１１のトレンチＴ１の外部の下面は、ソース層４と接している。層間絶縁膜１１のトレンチＴ１内の下面は、図１のようにフィールドプレート電極６の第２部の上部と接していてもよい。層間絶縁膜１１もソース層４と同様に第２方向Ｙに間隙によって分離されており、間隙には、第３電極１３が充填されている。層間絶縁膜１１は、酸化シリコン膜（ＳｉＯ２）等の絶縁性部材で構成されている。
第３電極１３は、ソース層４と接続した半導体装置１００のソース電極である。ソース電極１３は、ソース層４の間隙と層間絶縁膜１１の間隙に充填されていて、ソース層及び層間絶縁膜１１の上部にも設けられている。ソース電極１３は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等である。
実施形態の半導体装置１００を換言すると、第１導電型の第１半導体層（ドレイン層）１と、第１導電型で、第１半導体層１上に設けられた第２半導体層（ドリフト層）２と、第２導電型で、第２半導体層２上に設けられた第３半導体層（ベース層）３と、第１導電型で、第３半導体層３上に設けられた第４半導体層（ソース層）４と、第２半導体層２中に第１絶縁膜（ＦＰ絶縁膜）７を介して設けられたフィールドプレート電極６と、第４半導体層４からフィールドプレート電極６に接続するように設けられた第２絶縁膜（ポリ酸化膜）９と、第２絶縁膜９を挟む第１電極（ゲート電極）８と、第１電極８を挟む第３絶縁膜（ゲート絶縁膜）１０を備える。
次に、図３から図１３の工程図を参照して、第１実施形態の半導体装置１００の製造方法について説明する。半導体装置１００の製造方法において、途中までは便宜的に、第１絶縁膜７、第２絶縁膜９、第３絶縁膜１０及び層間絶縁膜１１を区別することなく絶縁膜１４で表している。
図３は、ドレイン層１上にドリフト層２が形成された部材にトレンチＴ２を形成する工程図である。そして、図３の工程図の部材の表面にトレンチ内の空隙が残るように酸化膜１４を形成する。そして、酸化膜１４上にポリシリコン１５を形成して、ポリシリコン１５によってトレンチを埋めて図４に示す工程図の部材を得る。酸化膜１４の形成は、熱酸化又はＣＶＤなど特に限定されない。酸化膜１４の一部は、ＦＰ絶縁膜７になるため、厚めの酸化膜１４を形成する。
次に図４の工程図の部材の表面をエッチングして表面のポリシリコン１５とトレンチ内の一部ポリシリコン１５を除去する。続けて、表面の酸化膜１４とトレンチ内の酸化膜１４の一部をリセスエッチングにより除去して図５の工程図の部材を得る。酸化膜１４からポリシリコン１５が突き出るように酸化膜１４をより多く除去する。
次に、図５の工程図の部材のドレイン層２とポリシリコン１５を酸化させて、図６の工程図の部材をえる。酸化によって、ドリフト層２の表面とポリシリコン１５の一部が酸化されて酸化膜１４が広がる。図６の工程図では、図４の工程図において酸化膜１４から突き出た部分のポリシリコン１５の一部が酸化されているが、酸化膜１４から突き出た部分のポリシリコン１５をすべて酸化させることで最終的に図２の半導体装置１０１のような構造を得ることができる。酸化処理は、例えば、熱酸化を行なう。熱処理を行なうことによってドリフト層２やポリシリコン１５のシリコンが酸化して酸化シリコンになる。酸化後に残ったポリシリコン１５は、フィールドプレート電極６となる。本工程によって、ポリ酸化膜９の膜厚がゲート絶縁膜１０の膜厚よりも厚くなる。
次に、図６の工程図の部材のトレンチ内のポリシリコン１５上の絶縁膜１４を覆う様にレジスト１６を形成する。レジスト１６はスパッタなどによってレジスト膜を設けた後にリソグラフィーによって加工して、図７の工程図に示すようにポリシリコン１５上の絶縁膜を覆うレジスト１６を形成する。
次に、図７の工程図の部材の酸化膜１４の一部を除去する。トレンチの深部の酸化膜１４とレジスト１６で保護された酸化膜１４は残存するがトレンチ表面とドリフト層２の表面の酸化膜は除去される。また、レジスト１６の下の絶縁膜１４の側面の一部も除去されて図８の工程図に示す部材を得ることが出来る。
次に、図８の工程図の部材のレジストを除去して、さらに、トレンチ内のドリフト層２の露出面に酸化膜１４を形成して図９の工程図の部材を得る。本工程でトレンチ側面に形成される酸化膜１４は、後にゲート絶縁膜１０となる部分を含む。本工程の酸化膜１４の厚さは、設計したゲート絶縁膜１０の厚さになるように調整する。
図９の工程図の部材にはフィールドプレート電極６の周りの絶縁膜１４に段差が生じている。段差は、図のように矩形である場合もあるし、角が丸い出っ張りの場合がある。この段差によって後に形成されるゲート電極８の下端に切り欠けが生じる。ゲート電極８の下端の切り欠けによって、電界が集中しやすい下端の電界集中を緩和することが出来る。
従来の半導体装置の製造方法では、図６から図８の工程図に示す処理を行なっていないため、第２絶縁膜９（ポリ酸化膜）の膜厚が薄く、また段差が生じず、ゲート電極８の下端に切り欠けが生じない。ゲート電極８の下端は、フィールドプレート電極６側に迫り出やすい。第２絶縁膜９（ポリ酸化膜）の膜厚が厚いことと、ゲート電極８の下端がフィールドプレート電極６側に迫り出ていても下端に切り欠けがあることで、ゲート電極８端の電界集中を緩和することが出来る。また、従来例に比べてゲート電極とフィールドプレート電極６の間の第２絶縁膜（ポリ酸化膜）の膜厚が厚くなるため、ゲート−フィールドプレート電極間の寄生容量が低減され、スイッチング損失を低減できる。実施形態の半導体装置１００は、従来の製造方法で作製された半導体装置と比べて電界集中の緩和とゲート−フィールドプレート電極間の寄生容量を低減するという２つの優れた効果がある。
次に、図９の工程図の部材のトレンチ内にポリシリコン１７を埋め込んで図１０の工程図の部材を得る。ポリシリコン１７は、絶縁膜１４上に形成される。図１０の工程図の部材では、図９の工程図にあったトレンチ内の空隙がポリシリコン１７で埋められる。ドリフト層２の表面にもポリシリコン１７が形成される。ポリシリコン１７は後に加工されてゲート電極８となる部分を含む。
次に、図１０の工程図の部材のポリシリコン１７をリセスエッチングしてゲート電極８に加工し、絶縁膜１４及びゲート電極８上に層間絶縁膜１１となる絶縁膜１８を形成して図１１の工程図の部材を得る。ＣＶＤなどによって絶縁膜を形成する。
次に、図１１の工程図の部材の絶縁膜１８をエッチングして、さらに、ソース層４及びベース層３をエッチングしてトレンチＴ３が形成された図１２の工程図の部材を得る。トレンチＴ３は、層間絶縁膜１１、ソース層４を貫通し、底部がベース層３に位置している。
次に、図１１の工程図の部材のトレンチにｐ型ドーパントを注入してベース層３にベースコンタクト層５を形成し、層間絶縁膜１１をさらにエッチングして図１３の工程図の部材を得る。そして、ドレイン電極１２及びソース電極１３を形成して図１の半導体装置１００を得る。
（第２実施形態）
第２実施形態は、半導体装置に関する。第１実施形態の半導体装置と第２実施形態の半導体装置は一部共通する。第１実施形態と第２実施形態で共通する説明は、省略される。
図１４に第２実施形態の半導体装置２００の断面図を示す。半導体装置２００は、第１導電型の第１半導体層（ドレイン層）１と、第１導電型で、第１半導体層１上に設けられた第２半導体層（ドリフト層）２と、第２導電型で、第２半導体層２上に設けられた第３半導体層（ベース層）３と、第１導電型で、第３半導体層３上に設けられた第４半導体層（ソース層）４と、第４半導体層４から第２半導体層２に向かう第１方向Ｘに延在し、第２半導体層２、第３半導体層３及び第４半導体層４に設けられて底部が第２半導体層２中に位置するトレンチＴ１内の第１半導体層１側に位置し、第１絶縁膜（ＦＰ絶縁膜）７を介して設けられたフィールドプレート電極６と、トレンチＴ１内の第４半導体層４側に位置し、第２絶縁膜（ポリ酸化膜）９を挟み、トレンチＴ１外周側に設けられた第３絶縁膜（ゲート絶縁膜）１０を介して設けられた第１電極（ゲート電極）８と、を備える。
半導体装置２００は、トレンチＴ１の長手方向であるＺ方向にゲート絶縁膜１０の厚さが異なる。より具体的には、ゲート絶縁膜１０が厚い第１領域Ａとゲート絶縁膜１０が薄い第２領域Ｂを有する。第１領域Ａと第２領域Ｂは、周期的に並んでいる。第１領域Ａと第２領域Ｂは、直接的につながっている。トレンチの長手方向は、ゲート絶縁膜１０の長手方向でもある。
図１５に半導体装置２００の断面図を示す。図１５に示す断面図は、図１４の半導体装置２００の破線の位置の断面図である。図１５の断面図に示すようにトレンチＴ１は、Ｚ方向に延びている。トレンチＴ１の長手方向に第１領域Ａと第２領域Ｂが交互に周期的に並んでいる。
第１領域Ａにおいては、ゲート絶縁膜１０が厚いためチャネル周りの容量が低減される。ゲート絶縁膜１０が厚いため、オンせずにチャネルとして機能しないか、しきい値が高くなりチャネル抵抗は高くなる。一方、第２領域Ｂにおいては、ゲート絶縁膜１０は薄いためチャネル抵抗が低くなる。チャネル抵抗が全体抵抗に占める割合は少ない（例えば、１０％）ことから、半導体装置の抵抗の影響は小さくなる。第１領域Ａにおいてチャネルとして機能しなくても、ゲート絶縁膜１０の薄い第２領域Ｂがオンすると、第１領域Ａのドリフト層２にまで電子が広がるため、チャネル周りの容量が低減される効果の方が大きく、第１領域Ａがチャネルとして機能しなくても半導体装置全体の特性への影響は小さい。
第１領域Ａのゲート絶縁膜１０の厚さが厚すぎるとその分トレンチの幅を広くする必要があり、オン抵抗が高くなってしまう。また、第１領域Ａのゲート絶縁膜１０の厚さが薄すぎると、チャネル周りの容量が低減しにくくなる。そこで、ゲート絶縁膜１０が厚い第１領域Ａのゲート絶縁膜１０の厚さは、ゲート絶縁膜１０が薄い第２領域Ｂのゲート絶縁膜１０の厚さの２倍以上１０倍以下であることが好ましい。
第１領域Ａの割合が大きくなりすぎると、第２領域Ｂのドリフト層２から第１領域Ａのドリフト層にまで電子が広がりにくくなり、オン抵抗が増大する。そこで、第１領域Ａのトレンチの長手方向のゲート絶縁膜１０の長さＬ１は、ドリフト層２の第１方向Ｘの厚さの２倍以下であることが好ましく、０．５倍以上２．０倍以下がより好ましい。第１領域Ａの割合が第２領域Ｂの割合に対して小さくなりすぎると、チャネル周りの容量の低減の効果が小さくなることも考慮すると、第１領域Ａのトレンチの長手方向のゲート絶縁膜１０の長さＬ１は、第２領域Ｂのトレンチの長手方向のゲート絶縁膜１０の長さＬ２の、０．５倍以上２．０倍以下がより好ましい。
また、第１断面Ａにおいて、ポリ酸化膜９の厚さ（第２方向Ｙの距離）を厚くすることで、ゲート電極８とソース電極１３と電気的に接続したフィールドプレート電極６間の寄生容量を低減することが出来る。第１断面Ａにおける寄生容量の低減によって半導体装置全体のＱＧＳを低減させる観点から、第１断面Ａのポリ酸化膜９の厚さは、第２断面Ａのポリ酸化膜９より厚いことが好ましく、第２断面Ａのポリ酸化膜９の厚さの１．５倍以上４．０倍以下であることがより好ましい。
上述したように抵抗が少し上がるが容量が低減されることで、オン抵抗（Ｒｏｎ）×ＱＧＳ，Ｒｏｎ×ＱＧＤが下がり半導体装置の特性が向上する。
次に、図１６から図１９の工程図を参照して、第２実施形態の半導体装置２００の製造方法について説明する。半導体装置２００の製造方法においても、途中までは便宜的に、第１絶縁膜７、第２絶縁膜９、第３絶縁膜１０及び層間絶縁膜１１を区別することなく絶縁膜１４で表している。
第１実施形態の図６の工程図までに示す方法で図１６の工程図に示す部材を得る。そして、第１領域Ａにレジスト１９を形成して、図１７の工程図に示す部材を得る。図１７の工程図に示すように、第２領域Ｂにはレジスト１９が形成されていない
次に、図１７の工程図に示す部材の酸化膜１４をエッチングして、図１８の工程図に示す部材を得る。第１領域Ａにおいては、レジスト１９で保護されているため、酸化膜１４が除去されないが、レジスト１９が形成されていない第２領域Ｂの酸化膜１４は除去されている。フィールドプレート電極６の細い部分である第２部の周りの絶縁膜１４が一部残存しているが、第２部の周りの絶縁膜１４を全て除去してもよい。
次に、図１８の工程図に示す部材のレジスト１９を除去して、酸化処理を行なって、第２領域Ｂ露出したドリフト層２の面を酸化してゲート絶縁膜１０となる絶縁膜１４を形成して、図１９の工程図に示す部材を得る。レジスト１９の除去後に酸化処理を行なうことで、第１領域Ａ側の酸化膜１４を厚くすることが出来る。フィールドプレート電極６の細い第２部がなくなるまで酸化処理を行なって、ポリ酸化膜９を厚くすることも出来る。
この後に図１０から図１３の工程図に示す方法でゲート電極８等を形成して半導体装置２００を得ることが出来る。なお、第２実施形態において、図７から図９の工程図に示す処理を採用することで、図２０に示す半導体装置２０１のように、ゲート電極８が切りかけられた半導体装置を得ることが出来る。レジスト１９の形成後に図７から９の工程図に示す処理を採用すると、第２領域Ｂのゲート電極８が切りかけられる。また、レジスト１９の形成前に図７から図９の工程図に示す処理を採用することで、第１領域Ａのゲート電極８も第２領域Ｂのゲート電極Ｂも切り欠けられた形状とすることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…第１半導体層（ドレイン層）、２…第２半導体層（ドリフト層）、３…第３半導体層（ベース層）、４…第４半導体層（ソース層）、５…第５半導体層（ベースコンタクト層）、６…フィールドプレート電極、７…第１絶縁膜（ＦＰ絶縁膜）、８…第１電極（ゲート電極）、９…第２絶縁膜（ポリ酸化膜）、１０…第３絶縁膜（ゲート絶縁膜）１１…層間絶縁膜、１２…第２電極（ドレイン電極）、１３…第３電極（ソース電極）、１４…絶縁膜、１５…ポリシリコン、１６…レジスト、１７…ポリシリコン、１８…絶縁膜、１９…レジスト

Claims (8)

  1. 第１導電型の第１半導体層と、
    第１導電型で、前記第１半導体層上に設けられた第２半導体層と、
    第２導電型で、前記第２半導体層上に設けられた第３半導体層と、
    第１導電型で、前記第３半導体層上に設けられた第４半導体層と、
    前記第２半導体層、前記第３半導体層及び前記第４半導体層に設けられたトレンチ内に第１絶縁膜を介して設けられたフィールドプレート電極と、
    前記トレンチ内に第３絶縁膜を介して前記第３半導体層に対向して設けられた第１電極と、
    前記トレンチ内において前記第１電極に挟まれるように設けられ、前記第１電極の下端に挟まれた第１部分の幅は、前記第１電極の中央に挟まれた第２部分の幅よりも広い第２絶縁膜と、
    を備えた半導体装置。
  2. 前記第２絶縁膜の第１部分の幅は、前記第２絶縁膜の第２部分の幅の１．１０倍以上３．００倍以下である請求項１に記載の半導体装置。
  3. 第１導電型の第１半導体層と、
    第１導電型で、前記第１半導体層上に設けられた第２半導体層と、
    第２導電型で、前記第２半導体層上に設けられた第３半導体層と、
    第１導電型で、前記第３半導体層上に設けられた第４半導体層と、
    前記第２半導体層、前記第３半導体層及び前記第４半導体層設けられたトレンチ内に底部が前記第２半導体層中に位置するトレンチ内の前記第１半導体層側に位置し、第１絶縁膜を介して設けられた第１フィールドプレート電極と、
    前記トレンチ内において第３絶縁膜を介して前記第３半導体層に対向して設けられた第１電極と、
    前記トレンチ内において、前記第１電極に挟まれるように設けられた第２絶縁膜と、
    を備え
    前記トレンチの長手方向に前記第３絶縁膜の厚さが異なる半導体装置。
  4. 前記トレンチの長手方向に前記第３絶縁膜が厚い領域と前記トレンチの長手方向に前記第３絶縁膜が薄い領域が周期的に並ぶ請求項３に記載の半導体装置。
  5. 前記第３絶縁膜が厚い領域の前記第３絶縁膜の厚さは、前記第３絶縁膜が薄い領域の前記第３絶縁膜の厚さの２倍以上１０倍以下である請求項３又は４に記載の半導体装置。
  6. 前記第３絶縁膜が厚い領域の前記トレンチの長手方向の長さは、前記第２半導体層の前記第１方向の厚さの２倍以下である請求項３ないし５のいずれか１項に記載の半導体装置。
  7. 前記第３絶縁膜が厚い領域の前記トレンチの長手方向の長さは、前記第３絶縁膜が薄い領域の前記トレンチの長手方向の長さの０．５倍以上２．０倍以下である請求項３ないし６のいずれか１項に記載の半導体装置。
  8. 前記第３絶縁膜が厚い領域の前記第２絶縁膜の厚さは、前記第３絶縁膜が薄い領域の前記第２絶縁膜よりも厚い請求項３ないし７のいずれか１項に記載の半導体装置。

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