CN212113722U - 具有肖特基二极管的半导体器件 - Google Patents

Abstract

本实用新型公开了具有肖特基二极管的半导体器件。根据一实施例，半导体器件包括：基底，基底具有第一面和第二面；阱区；源区，源区位于阱区中；接触区，接触区与阱区和源区接触；肖特基区；以及源金属层，源金属层与肖特基区接触形成肖特基二极管，与接触区接触形成欧姆接触，与源区接触形成欧姆接触，在与第一面朝向第二面的方向相垂直的第一平面内，肖特基区被阱区和接触区包围。根据本实用新型的半导体器件开关速度快、芯片密度高、成本低。

Description

具有肖特基二极管的半导体器件

技术领域

本实用新型涉及半导体领域，更具体而言，涉及具有肖特基二极管的半导体器件。

背景技术

半导体器件，例如碳化硅(SiC)半导体器件，诸如碳化硅金属-氧化物半导体场效应晶体管(MOSFET)，具有广泛的应用，例如可用于电动汽车的功率装置中。然而，现有的器件结构存在诸多不足，例如单元间距较大等。这不但使得器件的尺寸较大、芯片密度较低，从而成本上升，而且影响器件开启速度，不利于高速应用的场合。

实用新型内容

本实用新型提出具有肖特基二极管的半导体器件，以解决现有技术中的一个或多个技术问题。

根据本实用新型的一方面，提供了具有肖特基二极管的半导体器件。半导体器件包括：第一导电类型的基底，基底具有第一面和第二面；第二导电类型的阱区，第二导电类型与第一导电类型相反，阱区位于基底中并且从第一面朝向第二面的方向延伸；第一导电类型的源区，源区位于阱区中并且从第一面朝向第二面的方向延伸；第二导电类型的接触区，接触区位于基底中，并且从第一面朝向第二面的方向延伸，接触区与阱区和源区接触；肖特基区，从第一面朝向第二面的方向延伸；以及源金属层，源金属层设置在第一面上，并且源金属层与肖特基区接触形成肖特基二极管，与接触区接触形成欧姆接触，与源区接触形成欧姆接触，在与第一面朝向第二面的方向相垂直的第一平面内，肖特基区被阱区和接触区包围。

根据本实用新型的另一方面，提供了具有肖特基二极管的半导体器件。半导体器件包括：N型的基底，基底具有第一面和第二面；设置在基底中具有P型的多个阱区；多个源区，每个源区设置在相应的阱区中；多个P型的接触区，每个接触区与相邻的阱区和源区接触；以及多个肖特基区，在第一平面内，每个肖特基区被阱区和接触区包围，第一平面与从第一面朝向第二面的方向相垂直。

根据本实用新型的具有肖特基二极管的半导体器件具有许多技术优点。例如与现有技术相比，根据本实用新型的实施例的半导体器件器件尺寸小、开关速度高、芯片密度高，不但降低了芯片制造成本，并且扩大了应用范围，比如可适于高速应用。根据本实用新型实施例的半导体器件也克服了现有技术中体二极管的缺点，从而改善了器件特性。

附图说明

图1是根据本实用新型第一实施例的半导体器件的平面视图；

图2A是图1沿AA的截面结构示意图；

图2B是图1沿BB的截面结构示意图；

图2C是图1沿CC的截面结构示意图；

图2D是图1沿DD的截面结构示意图；

图3A-3C是根据本实用新型的第二实施例的形成阱区示意图；

图4A-4C是根据本实用新型的第二实施例的形成源区示意图；

图5A-5C是根据本实用新型的第二实施例的去除第一硬模和间隙壁层的示意图；

图6A-6C是根据本实用新型的第二实施例的形成第二硬模的示意图；

图7A-7C是根据本实用新型的第二实施例的形成接触区的示意图；

图8A-8C是根据本实用新型的第二实施例的形成介质层和栅极的示意图；

图9A-9C是根据本实用新型的第二实施例的形成源金属层的示意图。

具体实施方式

为了便于理解本实用新型，以下将结合相关附图描述多个示例性实施例。本领域技术人员要理解的是，本文实施例仅出于例示本实用新型的目的，而决非对本实用新型的限制。

图1是根据本实用新型第一实施例的半导体器件的平面视图。图2A-2D是图1分别沿AA、BB、CC、DD的截面结构示意图。为了简洁目的，各个示意图仅示出器件结构的一部分、例如典型部分。并且，器件包括多个重复单元时，仅示出其中的一个或几个重复单元。

如图所示，半导体器件100包括基底102、阱区110、源区120、接触区130、肖特基区140、以及源金属层180。基底102具有第一导电类型(例如N型)，并且具有第一面102a和第二面102b，第一面102a与第二面102b相对。阱区110具有第二导电类型(例如P型)，阱区110位于基底102中并且从第一面102a朝向第二面102b的方向(图2A-2D中z方向)延伸。源区120具有第一导电类型，位于阱区110中并且从第一面102a朝向第二面102b的方向延伸。接触区130具有第二导电类型，位于基底102中，并且从第一面102a朝向第二面102b的方向延伸，接触区130与阱区110和源区130接触。肖特基区140第一面102a朝向第二面102b的方向延伸，肖特基区140是基底102的一部分。

源金属层180设置在第一面102a上，并且源金属层180的至少一部分(即，第一部分)与肖特基区140接触形成肖特基二极管或肖特基接触182。此外，源金属层180的至少另一部分(即，第二部分)与接触区130形成欧姆接触184。源金属层180的至少还有一部分(即，第三部分)与源区130接触形成欧姆接触186。

接触区130和阱区110的深度(即，在xz平面内沿z方向的深度)可根据实际需要而设置。例如在一实施例中，阱区110的深度范围为0.6微米(um)至1.8um，例如0.6um、0.8um、1.0um、1.2um、1.4um、1.6um、1.8um等。接触区130的深度范围为0.4um至1.8um，例如0.4um、0.8um、1.2um、1.6um、1.8um等。在其他一些实施例中，其他的深度数值也是可能的。

如图2A-2D所示，在第一面102上还设置有介质层160和栅极170。在本文中，介质层160是为了描述的简化，介质层160例如可包括第一介质层和第二介质层。第一介质层例如是栅氧化层(例如二氧化硅)，栅氧化层设置在第一面102a与栅极170之间。第二介质层例如是层间介质(例如等离子体增强原硅酸四乙酯PETEOS或其他氧化物)，用于覆盖栅极170，以使得栅极170与源金属层180电学隔离，并对栅极170进行保护等。栅极170例如是掺杂多晶硅层。

此外，半导体器件100还设置有结型场效应(JFET)区150。JFET区150设置在栅极170的至少一部分的下方，JFET区150位于基底102中，并且从第一面102a朝向第二面102b的方向延伸。JFET区150为第一导电类型，杂质浓度可与基底102的一部分的杂质浓度相同，也可具有更高的杂质浓度。JFET区150的深度和杂质轮廓可根据实际需要而调整。

再次参照图1，在与第一面102a朝向第二面102b的方向相垂直的至少一个平面内(即，第一平面，在本图中例示为xy平面，第一平面与z轴垂直)内，肖特基区140被阱区110和接触区130包围。肖特基140区的边界例示为四边形，沿x方向的相对边(第一相对边)与阱区110接触，沿y方向的相对边(第二相对边)与接触区130接触。至少沿着第一方向，肖特基区140的边界的至少一边(在本实施例中第一方向例如为x方向)的长度范围为0.8um至2.5um，例如0.8um、1.0um、1.5um、1.8um、2.2um、2.5um等。在其他一些实施例中，其他的长度数值也是可能的。

此外，在第一平面的至少一个方向(在本实施例中为x方向)上，JFET区150将阱区110隔开。例如，在相邻的阱区110之间设置有JFET区150和基底102的至少一部分。

在现有技术中，通常源接触宽度等于源区宽度的一部分加上接触区的宽度。而根据本实用新型的实施例的器件设计，例如参照图2B，源接触宽度等于接触区130在xz平面内沿着x方向的宽度W。也即，与现有技术相比，根据本实用新型的实施例的器件结构，可实现更小的单元间距，从而可减小器件的面积，增加芯片密度，这是成本有利的。此外，更小的器件面积对于器件的开关速度是有利的，这使得器件可适用于快速开关应用。

此外，半导体通常具有体二极管。体二极管的性能对于器件的整体性能有不可忽视的影响。对于许多半导体器件，例如SiC器件,体二极管具有较高的开启电压(例如可达4V)，这通常是不利的，因为在操作时，体二极管难以开启，使得半导体器件的操作速度大大折扣，不能有效适于高速器件应用。根据本实用新型的实施例的器件结构，嵌入了肖特基二极管，从而极大提高了体二极管的开启能力(例如，对于SiC器件而言，肖特基二极管的开启电压可低于1.0V)。

此外，根据本实用新型的一些实施例，还嵌入了JFET区，这可进一步降低半导体器件的体电阻，改善二极管和MOSFET二者的电流能力，从而改善整个半导体器件的电流能力。本领域技术人员要理解的，JFET区并不是必须的，在一些实施例的半导体器件中，并没有设置JFET区。

图3A-9C示出了根据本实用新型的第二实施例的半导体器件的制造方法。所示出的例示性制造方法例如可用来制造根据本实用新型的第一实施例的半导体器件100。所示出的例示性制造方法可视为用来制造根据本实用新型的第一实施例的半导体器件100的诸多方法中的一个示例。

为了简洁起见，仅示出了全部工艺步骤中的一部分典型步骤。此外，为了清楚起见，对于所示的每一工艺步骤，均结合图1沿AA、BB、CC给出例示。例如图3A、3B、3C对应同一步骤，分别示出该步骤下沿图1的AA、BB、CC形成的截面器件状态。这类似地适于图4A-9C。

如图3A-3C，提供半导体基底202和在基底202上形成阱区210。半导体基底202为第一导电类型。以下为了方便计，第一导电类型例示为N型，第二导电类型例示为P型。基底202可根据实际需要，包括多个外延层和漂移层，基底可具有适当的掺杂轮廓和厚度。基底202包括半导体材料，例如SiC、硅等之一。

为了形成阱区210，可先在基底202的第一面202a上形成第一硬模。第一硬模可由适当的氧化物形成，例如硅烷(SiH₄)基氧化物或原硅酸四乙酯(TEOS)基氧化物。作为第一硬模的氧化物可通过适当工艺形成，适当的工艺包括但不限于低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)等。在本特定实施例中，通过沉积等离子体增强原硅酸四乙酯(PETEOS)形成第一硬模。

之后可对第一硬模进行图案化以得到图案化的第一硬模204。在本特定实施例中，对作为第一硬模进行光刻和干法蚀刻，从而暴露出第一面202a的、与阱区210相对应的部分作为离子注入的窗口。以图案化的第一硬模204作为掩模形成P型阱区210，进行离子注入，例如在400℃至600℃范围的温度下，进行铝的离子注入来实现。

参照图4A-4C，在图案化的第一硬模204和第一面202a的暴露部分(即与阱区210对应的窗口)上形成氧化层，然后对该氧化层进行图案化以得到间隙壁(spacer)层206，从而在第一面202a上暴露出用于形成源区220的窗口。以图案化的第一硬模204和间隙壁层206为掩模进行N型离子注入(例如氮、磷等之一的离子注入)以得到源区220。

在图5A-5C，去除间隙壁层206和图案化的第一硬模204。在图6A-6C，在第一面202a上形成第二硬模。第二硬模例如是氧化物膜或氧化物层，例如可包括诸如PETEOS之类的TEOS基氧化物、SiH4基氧化物等。对第二硬模进行图案化以得到图案化的第二硬模208，从而在第一面202a上暴露出与接触区230对应的窗口，利用该窗口进行P型离子注入(例如铝的离子注入)从而形成接触区230。而第一面202a的至少一部分被图案化的第二硬模208保护或遮掩，从而自该部分向下延伸形成肖特基区240。在图7A-7C，去除图案化的第二硬模208。利用光学掩模进行N型的离子注入形成JFET区250。在图8A-8C，形成介质层260和栅极270。例如，可先在第一面202a的一部分上形成二氧化硅作为第一介质层或栅氧化层，然后在形成栅极270，之后在栅极270和第一介质层未被栅极270覆盖的部分上形成第二介质层，从而对栅极270进行保护和隔离。

在图9A-9C，形成源金属层280。源金属层280可包括一层或多层金属层。例如可通过先沉积镍(Ni)、钛(Ti)、铂(Pt)等之一作为肖特基接触的金属层及欧姆接触金属层，再经过高速热退火(RTA)，以钛为例，可用500℃30秒退火，然后在刻蚀栅极的接触孔后，再沉积厚度为2um至5um范围的铝作为顶金属层来形成源金属层280。源金属层280与肖特基区240接触形成肖特基二极管或肖特基接触282，与接触区230形成欧姆接触284，与源区220形成欧姆接触286。

根据以上所示的工艺方法，不需要增加新的掩模，而只需要改进硬模的窗口设计，就可将肖特基二极管嵌入进半导体器件，以改进器件性能。这既不会增加工艺成本，又实现了器件改进。此外，工艺采用自对准的方法形成源区，既能节约掩模成本，又可实现沟道的稳定性和一致性。

上述实施例只是为了例示本实用新型思想的目的，而非对本实用新型的限制。例如，图3A-9C的方法只是例示性的，本领域技术人员在阅读本文的基础上，在不需要付出创造性劳动的基础上，可想到一种或多种其他的方法变型。

在上述实施例中，第一导电类型为N型，第二导电类型为P型。本领域技术人员要理解的是，第一导电类型也可以为P型，第二导电类型也可以为N型。

本领域技术人员还要理解的是，为了清楚例示的目的，在各个附图中的要素(例如元件、区域、层等)并非按照实际比例画出。附图中的各个要素也不一定是其实际形状。在实际器件中，许多区域，诸如阱区、源区、接触区通常并非是规整的几何形状。例如边角通常是圆角，而非规整的直角。再例如在图4C中示出的间隙壁层206,通常是不规整的、厚度不均匀的形状。在本文中的这样的处理只是为了说明本实用新型的思想目的，并且也是本领域的通常做法，不会损害阐述的清楚性。

半导体器件也可具有多个重复单元。例如图1所示的半导体器件100可包括多个阱区、源区、肖特基区、接触区、JFET区等。为了清楚的目的，并没有示出多个重复单元。此外，如本文所述的“半导体器件”，既可以指一个重复单元或元胞本身，也可以指由若干个元胞周期排列构成的器件。

图2A-2D中示出的是沿着与图1所示的平面垂直的一个截面的结构示意图，为了清楚显示起见，在图2A-2D中添加了栅极、介质层和源金属层，这样仅是为了更清楚示出基底的第一面上的器件结构关系。

在图2B和9B中，将接触区的深度示出为小于阱区的深度。这只是例示性的，在一些其他实施例中，接触区的深度可等于、或者大于阱区的深度。

以上实施例中，提到离子注入，可以是一次离子注入，也可以是多次离子注入，例如为了调节杂质轮廓而进行的链式注入。

以上实施例中，半导体器件可以包括MOSFET、绝缘栅双极型晶体管(IGBT)、或其他类型的半导体器件。

除非另外限定，本文所使用的技术和科学术语具有作为本实用新型所属领域的普通技术人员通常所理解的相同的含义。在非限定性实施例中例示了本实用新型的实施方式。在上述公开的实施例的基础上，本领域技术人员能想到的各种变型，都落入本实用新型的范围。

Claims (10)

1.一种具有肖特基二极管的半导体器件，其特征在于，包括：

第一导电类型的基底，所述基底具有第一面和第二面；

第二导电类型的阱区，所述第二导电类型与所述第一导电类型相反，所述阱区位于所述基底中并且从所述第一面朝向所述第二面的方向延伸；

第一导电类型的源区，所述源区位于所述阱区中并且从所述第一面朝向所述第二面的方向延伸；

第二导电类型的接触区，所述接触区位于所述基底中，并且从所述第一面朝向所述第二面的方向延伸，所述接触区与所述阱区和所述源区接触；

肖特基区，从所述第一面朝向所述第二面的方向延伸；以及

源金属层，所述源金属层设置在所述第一面上，并且所述源金属层与所述肖特基区接触形成肖特基二极管，与所述接触区接触形成欧姆接触，与所述源区接触形成欧姆接触，在与所述第一面朝向所述第二面的方向相垂直的第一平面内，所述肖特基区被所述阱区和所述接触区包围。

2.根据权利要求1所述的具有肖特基二极管的半导体器件，其特征在于，在所述第一平面内，所述肖特基区的边界为四边形，所述四边形的第一相对边与所述阱区接触，所述四边形的第二相对边与所述接触区接触。

3.根据权利要求1或2所述的具有肖特基二极管的半导体器件，其特征在于，在所述第一平面内，所述肖特基区在至少一个方向上的长度范围为0.8um至2.5um。

4.根据权利要求1或2所述的具有肖特基二极管的半导体器件，其特征在于，从所述第一面朝向所述第二面的方向上，所述阱区的深度范围为0.6um至1.8um，所述接触区的深度范围为0.4um至1.8um。

5.根据权利要求1或2所述的具有肖特基二极管的半导体器件，其特征在于，还包括：

栅极，设置在所述第一面之上；以及

JFET区，所述JFET区设置在所述栅极的至少一部分的下方，所述JFET区位于所述基底中并且从所述第一面朝向所述第二面的方向延伸。

6.根据权利要求5所述的具有肖特基二极管的半导体器件，其特征在于，在所述第一平面的至少一个方向上，所述JFET区将相邻的阱区隔开。

7.根据权利要求1或2所述的具有肖特基二极管的半导体器件，其特征在于，所述第一导电类型是N型，所述第二导电类型是P型。

8.一种具有肖特基二极管的半导体器件，其特征在于，包括：

N型的基底，所述基底具有第一面和第二面；

设置在基底中具有P型的多个阱区；

多个源区，每个源区设置在相应的阱区中；

多个P型的接触区，每个接触区与相邻的阱区和源区接触；以及

多个肖特基区，在第一平面内，每个肖特基区被阱区和接触区包围，所述第一平面与从所述第一面朝向所述第二面的方向相垂直。

9.根据权利要求8所述的具有肖特基二极管的半导体器件，其特征在于，在所述第一平面的至少一个方向上，所述多个肖特基区中每个肖特基区的长度范围为0.8um至2.5um。

10.根据权利要求8或9所述的具有肖特基二极管的半导体器件，其特征在于，还包括源金属层，所述源金属层设置在所述第一面上，所述源金属层与所述多个肖特基区接触形成肖特基二极管，所述源金属层与所述多个接触区和所述多个源区接触形成欧姆接触。

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