CN115312601A - Mosfet器件及其制备方法 - Google Patents

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CN115312601A CN202211012771.3A CN202211012771A CN115312601A CN 115312601 A CN115312601 A CN 115312601A CN 202211012771 A CN202211012771 A CN 202211012771A CN 115312601 A CN115312601 A CN 115312601A
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Abstract

本申请实施例涉及半导体技术领域，旨在解决传统的沟槽型MOSFET器件的结构，不利于提高击穿电压、不利于提高雪崩耐量及制造成本大的技术问题，并提供一种MOSFET器件及其制备方法。该MOSFET器件包括衬底和位于衬底上的外延层。外延层包括多个元胞沟槽间隔和多个终端沟槽。元胞沟槽内设置有屏蔽栅、控制栅和元胞绝缘氧化层。控制栅位于屏蔽栅远离衬底的一侧，控制栅和屏蔽栅通过元胞绝缘氧化层绝缘且隔离；每个终端沟槽内设置有终端沟槽绝缘氧化层和终端沟槽多晶硅。终端沟槽绝缘氧化层位于终端沟槽的内表面上，终端沟槽多晶硅通过终端沟槽绝缘氧化层和外延层隔离。每个终端沟槽的深度和宽度分别大于任意一个元胞沟槽的深度和宽度。

Description

MOSFET器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及MOSFET器件及其制备方法。
背景技术
目前，传统的沟槽型金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)器件的结构，不利于提高击穿电压、不利于提高雪崩耐量，并且，传统的沟槽型MOSFET器件的结构，制造成本大。
发明内容
本申请第一方面提供一种MOSFET器件。所述MOSFET器件包括元胞区及围绕所述元胞区的终端区，所述MOSFET器件还包括：
衬底；
外延层，位于所述衬底上，所述外延层包括间隔位于所述元胞区的多个元胞沟槽和间隔位于所述终端区内的多个终端沟槽；
屏蔽栅、控制栅和元胞绝缘氧化层，位于每个所述元胞沟槽内，所述控制栅位于所述屏蔽栅远离所述衬底的一侧，所述控制栅和所述屏蔽栅通过所述元胞绝缘氧化层绝缘且隔离；
终端沟槽绝缘氧化层和终端沟槽多晶硅，均位于每个所述终端沟槽内，所述终端沟槽绝缘氧化层位于所述终端沟槽的内表面上，所述终端沟槽多晶硅通过所述终端沟槽绝缘氧化层和所述外延层隔离；以及
基区和源区，所述基区位于所述外延层内，所述源区位于所述基区内，所述基区和所述源区均分别与一个对应的所述元胞沟槽的侧壁直接接触；
其中，每个所述终端沟槽的深度大于任意一个所述元胞沟槽的深度，每个所述终端沟槽的宽度大于任意一个所述元胞沟槽的宽度。
由于本申请实施例的MOSFET器件中，终端沟槽的宽度比元胞沟槽的宽度大，使得终端沟槽的底部拐角处的曲率小于元胞沟槽的底部拐角处的曲率，从而终端沟槽的底部拐角处的电场小于元胞沟槽底部的拐角处的电场，导致元胞区比终端区先击穿。另外，由于元胞区面积远大于终端区的面积，使得雪崩电流的泄放面积很大，从而增大了雪崩耐量。此外，由于本申请实施例的MOSFET器件中，终端沟槽的深度大于元胞沟槽的深度，使得终端沟槽前漂移区纵向电场分布的距离更远，使得终端区击穿电压大于有源区击穿电压，因此该MOSFET器件的结构能够增大器件的击穿电压。
本申请第二方面提供一种MOSFET器件的制备方法，其包括：
提供一具有外延层的衬底；
于所述外延层上形成硬掩膜，其中所述硬掩膜包括间隔暴露出所述外延层的多个元胞开口和间隔暴露出所述外延层的多个终端开口，每个所述终端开口的宽度大于任意一个所述元胞开口的宽度；以及
以所述硬掩膜为掩膜板，对所述外延层进行刻蚀，在所述外延层中形成间隔的多个元胞沟槽和间隔的多个终端沟槽，其中每个所述终端沟槽的深度大于任意一个所述元胞沟槽的深度，每个所述终端沟槽的宽度大于任意一个所述元胞沟槽的宽度。
常规的MOSFET器件的制备方法，一次光刻制程形成元胞沟槽和终端沟槽后，还需要增加一次终端沟槽光刻制程，以形成终端更深一些的沟槽，增加了制备成本。而该MOSFET器件的制备方法，一次蚀刻过程同时形成元胞沟槽和比元胞沟槽更深一些的终端沟槽，节省了一次形成终端沟槽的光刻制程，节省了制作成本。另外，该制备方法通过硬掩膜的结构设置，使硬掩膜中用于形成终端沟槽的终端开口的宽度相较于用于形成元胞沟槽的元胞开口的宽度加宽，形成的每个终端沟槽的深度大于任意一个元胞沟槽的深度，每个终端沟槽的宽度大于任意一个元胞沟槽的宽度，使得获得的MOSFET器件具有高的击穿电压和雪崩耐量性能。
附图说明
图1为本申请一实施例的MOSFET器件的平面示意图。
图2为图1的MOSFET器件的沿线A-A的剖面示意图。
图3为本申请一实施例的MOSFET器件的制备方法的流程示意图。
图4为图3中步骤S2形成的硬掩膜的平面示意图。
图5为图3中步骤S3中，在外延层中形成多个元胞沟槽和多个终端沟槽的剖面示意图。
图6为于图5所示的多个元胞沟槽和多个终端沟槽中形成沟槽氧化层的剖面示意图。
图7为于图6所示的多个元胞沟槽和多个终端沟槽中形成第一多晶硅层的剖面示意图。
图8为于图7所示的元胞沟槽中形成屏蔽栅的剖面示意图。
图9为于图8所示的元胞沟槽中形成隔离氧化层的剖面示意图。
图10为于图9所示的元胞沟槽中形成栅氧化层的剖面示意图。
图11为于图10所示的结构中形成控制栅、基区和源区的剖面示意图。
主要元件符号说明：
MOSFET器件 100
元胞区 100a
终端区 100b
衬底 11
外延层 12
元胞沟槽 13
元胞绝缘氧化层 131
场氧化层 1311
隔离氧化层 1312
栅氧化层 1313
控制栅 132
屏蔽栅 133
终端沟槽 14
终端沟槽绝缘氧化层 141
终端沟槽多晶硅 142
基区 15
源区 16
介质层 17
接触孔 171
正面金属层 18
背面金属层 19
硬掩膜 20
元胞开口 21
终端开口 22
沟槽氧化层 30
第一多晶硅层 40
第二多晶硅层 50
具体实施方式
功率晶体管最主要的研究方向就是不断降低功耗(包括导通损耗和开关损耗)和提高器件动态性能的坚固性。如今，功率沟槽型MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限(表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系)。降低表面电场技术(Reduced Surface Field，RESURF)的提出，可令耐压为600V的功率沟槽型MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅型沟槽(Split-Gate Trench)MOSFET器件结构或称屏蔽栅沟槽型(Shield-Gate Trench)MOSFET器件的结构，可在低、中压(20V-300V)范围内，打破硅材料的一维极限，拥有较低的导通损耗，器件性能优越。然而，传统的沟槽型MOSFET器件的结构，不利于提高击穿电压、不利于提高雪崩耐量，并且，传统的沟槽型MOSFET器件的结构，其制造成本大。对此，本申请实施例提供一种MOSFET器件，以提升MOSFET器件击穿电压和雪崩耐量。此外，本申请实施例还提供一种MOSFET器件的制备方法，以降低制造成本。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。
图1为本申请一实施例的MOSFET器件的平面示意图。如图1所示，MOSFET器件100包括元胞区100a(也称有源区)及围绕元胞区100a的终端区100b。
图2为图1的MOSFET器件的沿线A-A的剖面示意图。如图2所示，MOSFET器件100包括衬底11和位于衬底11上的外延层12。外延层12内包括位于元胞区100a且间隔的多个元胞沟槽13和位于终端区100b且间隔的多个终端沟槽14。其中，终端区100b内的多个终端沟槽14沿远离元胞区100a的中心的方向依次间隔排布，最远离元胞区100a的一个终端沟槽14为沟槽截止环。
MOSFET器件100还包括位于每个元胞沟槽13内的控制栅132、屏蔽栅133和元胞绝缘氧化层131。控制栅132位于屏蔽栅133远离衬底11的一侧，控制栅132和屏蔽栅133通过元胞绝缘氧化层131绝缘且隔离。屏蔽栅133和控制栅132的材料例如均为多晶硅，但不以此为限。元胞绝缘氧化层131包括场氧化层1311、隔离氧化层1312和栅氧化层1313。其中，场氧化层1311覆盖元胞沟槽13的底壁和部分侧壁，并包裹屏蔽栅133。隔离氧化层1312位于控制栅132和屏蔽栅133之间。栅氧化层1313部分覆盖元胞沟槽13的侧壁。
MOSFET器件100还包括位于每个终端沟槽14内的终端沟槽绝缘氧化层141和终端沟槽多晶硅142。终端沟槽绝缘氧化层141位于终端沟槽14的内表面上，终端沟槽多晶硅142通过终端沟槽绝缘氧化层141和终端沟槽14的外部漂移区隔离。一些实施例中，终端沟槽绝缘氧化层141为厚氧化层，厚度范围例如为0.2微米至1微米，以提高终端区100b的耐压能力。
MOSFET器件100还包括基区15(也称阱区)和源区16。基区15位于外延层12内，源区16位于基区15内，基区15和源区16均分别与一个对应的元胞沟槽13的侧壁直接接触。一些实施例中，MOSFET器件100为N型器件，衬底11为N型重掺杂的，外延层12为N型轻掺杂的，基区15为P型导电的，源区16为N型重掺杂的。另一些实施例中，MOSFET器件100为P型器件，衬底11为P型重掺杂的，外延层12为P型轻掺杂的，基区15为N型导电的，源区16为P型重掺杂的。
MOSFET器件100还包括介质层17、正面金属层18和背面金属层19。介质层17位于外延层12和正面金属层18之间，以使外延层12和正面金属层18绝缘隔离。正面金属层18用于形成源极和栅极。其中介质层17形成有接触孔171，源极通过接触孔171与源区16以及源区16所在的基区15直接接触并电连接。栅极通过对应的孔(图未示)与控制栅132直接接触并电连接。背面金属层19位于衬底11背离外延层12的表面，用于形成漏极。一些实施例中，介质层17的材料例如包括USG层和PSG层，PSG层沉积USG层的上方。USG层即未掺杂的硅酸盐玻璃(undoped silicate glass)，PSG层为含磷的硅酸盐玻璃。
常规的MOSFET器件中，终端沟槽的深度等于元胞沟槽(也称源区沟槽)的深度，终端沟槽的宽度等于元胞沟槽的宽度。由于常规的MOSFET器件中，终端沟槽环与元胞沟槽等宽，使得终端沟槽底部拐角处的电场与源区沟槽底部拐角处的电场大小相等，不能使源区先击穿，从而雪崩耐量较弱。另外，由于常规的MOSFET器件中，终端沟槽与元胞沟槽等深，使得击穿电压不能充分提高。因此，常规的MOSFET器件中，终端沟槽和元胞沟槽为等宽等深的，不利于提高器件的击穿电压和雪崩耐量。
本申请实施例的MOSFET器件100中，每个终端沟槽14的宽度大于任意一个元胞沟槽13的宽度，每个终端沟槽14的深度大于任意一个元胞沟槽13的深度，且每个终端沟槽14的深度和每个元胞沟槽13的深度均小于外延层12的厚度。由于本申请实施例的MOSFET器件100中，终端沟槽14的宽度比元胞沟槽13的宽度大，使得终端沟槽14的底部拐角处的曲率小于元胞沟槽13的底部拐角处的曲率，从而终端沟槽14的底部拐角处的电场小于元胞沟槽13底部的拐角处的电场，导致元胞区100a比终端区100b先击穿。另外，由于元胞区100a面积远大于终端区100b的面积，使得雪崩电流的泄放面积很大，从而增大了雪崩耐量(EnergyAvalanche Single，EAS)。此外，由于本申请实施例的MOSFET器件100中，终端沟槽14的深度大于元胞沟槽13的深度，使得终端沟槽14前漂移区纵向电场分布的距离更远，使得终端区100b击穿电压大于有源区16击穿电压，因此本申请实施例的MOSFET器件100的结构能够增大器件的击穿电压。
一些实施例中，每个终端沟槽14的尺寸一致(即，每个终端沟槽14的宽度相等，每个终端沟槽14的深度相等)，每个元胞沟槽13的尺寸一致(即，每个元胞沟槽13的宽度相等，每个元胞沟槽13的深度相等)。每个终端沟槽14的宽度比每个元胞沟槽13的宽度大0.2微米至1微米(例如，0.2微米、0.3微米、0.4微米、0.5微米、0.6微米、0.7微米、0.8微米、0.9微米或1微米)，和/或，终端沟槽14的深度比元胞沟槽13的深度大0.2微米至1微米(例如，0.2微米、0.3微米、0.4微米、0.5微米、0.6微米、0.7微米、0.8微米、0.9微米或1微米)。需要说明的是，如果终端沟槽14的宽度比元胞沟槽13的宽度大得太多，则终端沟槽14中的终端沟槽多晶硅142与其前后左右的漂移区处于严重的电荷不平衡状态，会导致击穿电压下降。另外，由于终端沟槽14或者元胞沟槽13离衬底11距离较近，一般只有几微米距离，如果终端沟槽14的宽度比元胞沟槽13的宽度大得太多，会导致终端沟槽14刻蚀的较深，终端沟槽14很可能会穿透外延层12进入衬底11，进一步引起击穿电压下降。如果终端沟槽14的宽度比元胞沟槽13的宽度大得太少，则终端沟槽14的底部拐角处电场与元胞沟槽13的底部拐角处电场接近，不能很好地提高雪崩耐量。
图3为本申请一实施例的MOSFET器件的制备方法的流程示意图。如图3所示，该制备方法包括以下步骤S1至S3。
步骤S1：提供具有外延层的衬底。
一些实施例中，所要制备的MOSFET器件100为N型器件，步骤S1包括提供N型重掺杂的衬底11，在N型重掺杂的衬底11上形成N型轻掺杂的外延层12。另一些实施例中，所要制备的MOSFET器件100为P型器件，步骤S1包括提供P型重掺杂的衬底11，在P型重掺杂的衬底11上形成P型轻掺杂的外延层12。
步骤S2：于所述外延层上形成硬掩膜。
如图4所示，硬掩膜20包括间隔设置的多个元胞开口21和间隔设置的多个终端开口22，每个终端开口22的宽度W2大于任意一个元胞开口21的宽度W1。其中终端开口22和元胞开口21均为矩形条状，二者长度相同，且终端开口22和元胞开口21均为贯穿掩膜层的贯穿孔，外延层12的远离衬底11的表面从元胞开口21和终端开口22中暴露出。
一些实施例中，硬掩膜20的材料例如为氧化硅和氮化硅等，可通过曝光、显影等步骤，在硬掩膜20中形成多个元胞开口21和多个终端开口22。
一些实施例中，每个终端开口22的宽度是每个元胞开口21的宽度的1.1倍至1.5倍(如，1.1倍、1.2倍、1.3倍、1.4倍、1.5倍)，但不限于此。
一些实施例中，相邻两个终端沟槽14的间距等于相邻两个元胞沟槽13的间距，但不限于此。
步骤S3：以硬掩膜为掩膜板，对所述外延层进行刻蚀，在所述外延层中形成间隔的多个元胞沟槽和间隔的多个终端沟槽。
如图5所示，外延层12中，每个终端沟槽14的宽度大于任意一个元胞沟槽13的宽度，且每个终端沟槽14的深度大于任意一个元胞沟槽13的深度。
一些实施例中，采用等离子刻蚀法对外延层12进行刻蚀。由于硬掩膜20上，每个终端开口22的宽度大于任意一个元胞开口21的宽度，使得步骤S3中，相同蚀刻条件下，外延层12对应终端开口22的位置处比外延层12对应元胞开口21的位置处更多的等离子体进入，终端开口22对应的外延层12的蚀刻速率相较于元胞开口21对应的外延层12的蚀刻速率，使得每个终端沟槽14的深度大于任意一个元胞沟槽13的深度。
一些实施例中，终端沟槽14的宽度比元胞沟槽13的宽度大0.2微米至1微米；和/或，终端沟槽14的深度比元胞沟槽13的深度大0.2微米至1微米。其中，终端沟槽14的宽度和元胞沟槽13的宽度的比例、终端沟槽14的深度和元胞沟槽13的深度的比例，可通过调整终端开口22的宽度和元胞开口21的宽度的比例进行调整。
需要说明的是，常规的MOSFET器件的制备方法，一次光刻制程形成元胞沟槽和终端沟槽后，还需要增加一次光刻制程以形成比元胞沟槽更深一些的终端沟槽，增加了制备成本。而该MOSFET器件100的制备方法，一次蚀刻过程同时形成终端沟槽14和元胞沟槽13，节省了一次形成终端沟槽14的光刻制程，节省了制作成本。另外，该制备方法通过硬掩膜20的结构设置，巧妙地解决了终端沟槽14的加深问题。具体地，本申请实施例的制备方法，通过将硬掩膜20中的终端开口22的宽度相较于元胞开口21的宽度加宽，使得形成的每个终端沟槽14的深度大于任意一个元胞沟槽13的深度，每个终端沟槽14的宽度大于任意一个元胞沟槽13的宽度，使得获得的MOSFET器件100具有高的击穿电压和雪崩耐量性能。
该MOSFET器件的制备方法，还包括于元胞沟槽内形成屏蔽栅、控制栅和元胞绝缘氧化层、于终端沟槽中形成终端沟槽绝缘氧化层和终端沟槽多晶硅、于外延层内形成基区、于基区内形成源区等步骤。具体结合图6至图11说明如下。
所述MOSFET器件的制备方法还包括于多个元胞沟槽和多个终端沟槽内形成沟槽氧化层。如图6所示，元胞区100a内，沟槽氧化层30完全覆盖每个元胞沟槽13的底壁和侧壁，且元胞区100a内，沟槽氧化层30未完全填充元胞沟槽13。终端区100b内，沟槽氧化层30位于终端沟槽14的内表面上，并完全覆盖每个终端沟槽14的底壁和侧壁；同样，终端区100b内，沟槽氧化层30未完全填充元胞沟槽13。其中，位于终端沟槽14内的沟槽氧化层30形成终端沟槽绝缘氧化层141。其中，沟槽氧化层30的材料例如为二氧化硅，其可采用热氧化的方式形成。
所述MOSFET器件的制备方法还包括于形成有所述沟槽氧化层的多个元胞沟槽和多个终端沟槽内形成第一多晶硅层。如图7所示，元胞区100a内，第一多晶硅层40填充形成有沟槽氧化层30的元胞沟槽13后，第一多晶硅层40远离衬底11的表面与外延层12远离衬底11的表面齐平。终端区100b内，第一多晶硅层40填充形成有沟槽氧化层30的终端沟槽14后，第一多晶硅层40远离衬底11的表面与外延层12远离衬底11的表面齐平。其中，位于终端沟槽14内的第一多晶硅层40形成终端沟槽多晶硅142，终端沟槽多晶硅142通过终端沟槽绝缘氧化层141和终端沟槽14的底壁和侧壁隔离。具体地，形成第一多晶硅层40的步骤包括淀积多晶硅并进行多晶掺杂与扩散。
所述MOSFET器件的制备方法还包括对元胞沟槽内的第一多晶硅层进行刻蚀，以形成屏蔽栅。如图7和图8所示，元胞沟槽13中，第一多晶硅层40的部分被刻蚀去除，形成屏蔽栅133。屏蔽栅133通过沟槽绝缘氧化层与元胞沟槽13的底壁和侧壁隔离。
所述MOSFET器件的制备方法还包括形成隔离氧化层。隔离氧化层1312的材料可与沟槽氧化层30相同，例如为二氧化硅。如图8和图9所示，该步骤具体包括例如用化学气相淀积(CVD)的方法淀积氧化膜，然后再将氧化膜回刻到指定深度以保留足够的隔离氧化膜(又叫中间氧化膜)厚度。此时隔离氧化层1312上方的元胞沟槽13的侧壁没有氧化层。
所述MOSFET器件的制备方法还包括形成栅氧化层。栅氧化层1313可与沟槽氧化层30、隔离氧化层1312相同，例如为二氧化硅。如图10所示，栅氧化层1313形成在隔离氧化层1312上方并覆盖元胞沟槽13的侧壁。
所述MOSFET器件的制备方法还包括于元胞沟槽中形成控制栅，然后在外延层中形成基区和源区。如图11所示，控制栅132位于屏蔽栅133远离衬底11的一侧，并与屏蔽栅133通过隔离氧化层1312绝缘且隔离。基区15位于外延层12内，源区16位于基区15内。基区15和源区16均分别与一个对应的元胞沟槽13的侧壁直接接触。此外，形成基区15步骤中，还同步在每个终端沟槽14的相对两侧分别进行注入和扩散处理。具体地，形成控制栅132例如包括于元胞沟槽13内沉积多晶硅并进行回刻，进而得到控制栅132。形成N型器件的基区15和源区16的步骤包括于外延层12中进行P型杂质离子(如硼)的注入和扩散形成P型基区15(基区也称阱区)，然后进行N+光刻，进行N型杂质离子(如砷)的注入和扩散，形成N+源区16。同理，形成P型器件的基区15和源区16的步骤包括于外延层12中进行N型杂质离子的注入和扩散形成N型基区15，然后进行P+光刻，进行P型杂质离子的注入和扩散形成P+源区16。
所述MOSFET器件的制备方法还包括形成介质层、形成接触孔、形成正面金属层、形成背面金属层等，以形成图2所示的MOSFET器件100。具体地，形成介质层17的步骤例如包括形成USG层和PSG层，PSG层沉积USG层的上方。形成介质层17后，还包括对介质层17进行光刻和刻蚀，形成贯穿介质层17的接触孔171，对于N型器件进行接触孔P型高掺杂注入；或者对应P型器件进行接触孔N型高掺杂注入。然后，形成正面金属层18，对正面金属层18进行光刻和刻蚀，以形成源极和栅极。然后进行钝化层淀积和刻蚀，形成钝化层打线窗口。最后，于衬底11背离外延层12的一侧形成背面金属层19。
以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。

Claims (10)

1.一种MOSFET器件，其特征在于，包括元胞区及围绕所述元胞区的终端区，所述MOSFET器件还包括：
衬底；
外延层，位于所述衬底上，所述外延层包括间隔位于所述元胞区的多个元胞沟槽和间隔位于所述终端区内的多个终端沟槽；
屏蔽栅、控制栅和元胞绝缘氧化层，位于每个所述元胞沟槽内，所述控制栅位于所述屏蔽栅远离所述衬底的一侧，所述控制栅和所述屏蔽栅通过所述元胞绝缘氧化层绝缘且隔离；
终端沟槽绝缘氧化层和终端沟槽多晶硅，均位于每个所述终端沟槽内，所述终端沟槽绝缘氧化层位于所述终端沟槽的内表面上，所述终端沟槽多晶硅通过所述终端沟槽绝缘氧化层和所述外延层隔离；以及
基区和源区，所述基区位于所述外延层内，所述源区位于所述基区内，所述基区和所述源区均分别与一个对应的所述元胞沟槽的侧壁直接接触；
其中，每个所述终端沟槽的深度大于任意一个所述元胞沟槽的深度，每个所述终端沟槽的宽度大于任意一个所述元胞沟槽的宽度。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述终端沟槽的宽度比所述元胞沟槽的宽度大0.2微米至1微米；和/或，所述终端沟槽的深度比所述元胞沟槽的深度大0.2微米至1微米。
3.根据权利要求1或2所述的MOSFET器件，其特征在于，所述终端沟槽多晶硅、所述屏蔽栅和所述控制栅的材料均为多晶硅。
4.根据权利要求3所述的MOSFET器件，其特征在于，所述衬底为N型重掺杂的，所述外延层为N型轻掺杂的，所述基区为P型导电的，所述源区为N型重掺杂的；或者所述衬底为P型重掺杂的，所述外延层为P型轻掺杂的，所述基区为N型导电的，所述源区为P型重掺杂的。
5.一种MOSFET器件的制备方法，其特征在于，包括：
提供一具有外延层的衬底；
于所述外延层上形成硬掩膜，其中所述硬掩膜包括间隔暴露出所述外延层的多个元胞开口和间隔暴露出所述外延层的多个终端开口，每个所述终端开口的宽度大于任意一个所述元胞开口的宽度；以及
以所述硬掩膜为掩膜板，对所述外延层进行刻蚀，在所述外延层中形成间隔的多个元胞沟槽和间隔的多个终端沟槽，其中每个所述终端沟槽的深度大于任意一个所述元胞沟槽的深度，每个所述终端沟槽的宽度大于任意一个所述元胞沟槽的宽度。
6.根据权利要求5所述的MOSFET器件的制备方法，其特征在于，采用等离子体刻蚀法对所述外延层进行刻蚀。
7.根据权利要求6所述的MOSFET器件的制备方法，其特征在于，每个所述终端开口的宽度是每个所述元胞开口的宽度的1.1倍至1.5倍。
8.根据权利要求6或7所述的MOSFET器件的制备方法，其特征在于，所述终端沟槽的宽度比所述元胞沟槽的宽度大0.2微米至1微米；和/或，所述终端沟槽的深度比所述元胞沟槽的深度大0.2微米至1微米。
9.根据权利要求8所述的MOSFET器件的制备方法，其特征在于，所述制备方法还包括于所述元胞沟槽内形成屏蔽栅、控制栅和元胞绝缘氧化层，于所述终端沟槽中形成终端沟槽绝缘氧化层和终端沟槽多晶硅；其中所述控制栅位于所述屏蔽栅远离所述衬底的一侧，所述控制栅和所述屏蔽栅通过所述元胞绝缘氧化层绝缘且隔离，所述终端沟槽绝缘氧化层位于所述终端沟槽的内表面上，所述终端沟槽多晶硅通过所述终端沟槽绝缘氧化层和所述外延层隔离。
10.根据权利要求8所述的MOSFET器件的制备方法，其特征在于，所述制备方法还包括于所述外延层内形成基区，于所述基区内形成源区，其中所述基区和所述源区均分别与一个对应的所述元胞沟槽的侧壁直接接触。
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