CN115360239A - 一种屏蔽栅功率vdmos器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，提供一种屏蔽栅功率VDMOS器件及其制造方法，所述屏蔽栅功率VDMOS器件包括P型屏蔽栅、N型控制栅以及屏蔽栅与控制栅之间的隔离氧化层；P型屏蔽栅的掺杂浓度大于漂移区的掺杂浓度。本发明通过将N型屏蔽栅改为P型屏蔽栅，改变了雪崩空穴电流的流动方向，使雪崩空穴电流进入P阱区后不通过N+源区的下方流动，而是直接从P阱流向源区金属。这样，雪崩空穴电流在NPN寄生晶体管中流动的路径较短，寄生基区电阻较小，难以引起寄生NPN晶体管的开启。故这种器件结构雪崩耐量EAS较大，器件抗雪崩击穿的能力较强，从而增强了器件的坚固性和工作时的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种屏蔽栅功率VDMOS器件及其制造方法。
背景技术
功率VDMOS最主要的研究方向就是不断降低功耗(包括导通损耗和开关损耗)和提高器件动态性能的坚固性。如今，功率沟槽MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限。RESURF技术(Reduced Surface Field)的提出，可令耐压为600V的功率沟槽MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅(屏蔽栅)型沟槽(Split-Gate Trench)MOSFET器件结构，可在低、中压(20V-300V)范围内，打破硅材料的一维极限，拥有较低的导通损耗，器件性能优越。
专利号为CN202111342739.7，名称为“屏蔽栅沟槽型场效应晶体管及其制备方法”的专利公开了一种屏蔽栅沟槽型场效应晶体管，在该方案中，基体区、屏蔽栅和控制栅均为P型掺杂；屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同，可以达到改善屏蔽栅拐角处较小的曲率半径导致的电场集中效应所引入的峰值电场，达到提高击穿电压的效果。
其他常规屏蔽栅沟槽型场效应晶体管的屏蔽栅一般采用N型屏蔽栅结构。现有技术一般都有N+光刻。
如果纯粹从提高击穿电压的效果来看，专利号CN202111342739.7采用常规的N型屏蔽栅，屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同就可以提高击穿电压。而采用P型屏蔽栅比采用N型屏蔽栅的工艺难度大，原因是P型硼比N型磷在多晶硅屏蔽栅中扩散难度大，在相同的掺杂浓度情况下，P型硼比N型磷扩散的温度更高，扩撒时间更长，对提高工艺生产效率不利。
专利号CN202111342739.7屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同带来的问题是：虽然击穿电压有所改善，但雪崩耐量EAS较弱。原因是当屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同时，P型屏蔽栅和N型漂移区所构成的类PN结刚好横向耗尽，峰值电场位于P型屏蔽栅左右两侧的N型漂移区中。这样，雪崩击穿点位于器件体内，不利于热量的散发，易造成热击穿，故器件雪崩耐量较弱。
专利号CN202111342739.7控制栅为P型掺杂存在的问题是：P型掺杂比N型掺杂扩散的温度更高，扩撒时间更长，对提高工艺生产效率不利。
现有其他屏蔽栅功率MOSFET中的屏蔽栅极由于采用N柱，在器件关断时，外围电路中的电感会产生反向尖峰电压，使器件中产生大量雪崩空穴电流流向P阱，由于屏蔽栅中的电子对雪崩空穴的吸引作用，使雪崩空穴沿沟槽氧化层的侧壁向上流进P阱区，并沿N+源区的下方经过接触孔流向源极金属。这样，雪崩空穴在P阱中流动的路径就很长，使寄生NPN晶体管中的基区电阻增大，从而使寄生NPN晶体管导通而发生雪崩击穿，使器件的EAS性能较弱。
同时，现有技术一般都有N+光刻，增大了制造成本。
发明内容
为了解决上述现有技术中存在的技术问题,本发明的主要目的在于提供一种屏蔽栅功率VDMOS器件及其制造方法，在不影响沟道电子迁移率和积累层电子浓度的情况下，提高工艺生产效率。
第一方面，本发明提供了一种屏蔽栅功率VDMOS器件，包括N+衬底、N-外延层、沟槽场氧化层、屏蔽栅与控制栅之间的隔离氧化层、栅氧化层、P型屏蔽栅、P阱、N+源区、介质层、背面金属、N型控制栅、沟槽、正面金属以及接触孔；P型屏蔽栅的掺杂浓度大于漂移区的掺杂浓度。
作为本发明的进一步方案，所述P型屏蔽栅为处于沟槽中的P型多晶硅，在P型屏蔽栅周围，横向电场的方向由P型屏蔽栅沿水平方向向外。
作为本发明的进一步方案，当感性电路中的器件关断后，雪崩空穴电流在屏蔽栅横向电场的作用下从远离沟槽场氧侧壁的漂移区向上流动进入P阱区，从P阱流向源区金属。
作为本发明的进一步方案，所述P型屏蔽栅掺杂浓度增大时，P型电荷数增大，雪崩空穴电流远离沟槽场氧侧壁进入P阱区且沿着远离N+源区的方向流进源区金属泄放。
作为本发明的进一步方案，所述P型屏蔽栅的掺杂浓度大于漂移区的掺杂浓度时，P型屏蔽栅底部拐角处为高电场的雪崩击穿的位置，雪崩击穿点移动至沟槽拐角处底部。
作为本发明的进一步方案，所述屏蔽栅功率VDMOS器件上形成有元胞结构的终端，终端区沟槽之间P阱区中设有N+源区。
第二方面，本发明提供了一种屏蔽栅功率VDMOS器件的制造方法，在屏蔽栅功率VDMOS器件结构上将N型屏蔽栅设置为P型屏蔽栅，节省一次N+光刻，所述制造方法包括以下步骤：
A、在N+衬底上形成N-外延层，在N-外延层上形成沟槽；
B、沟槽侧壁上生长沟槽场氧化层；
C、淀积多晶硅并进行多晶硼扩散，形成P型多晶硅；
D、多晶刻蚀，形成P型屏蔽栅；
E、形成隔离氧化层；
F、在沟槽的上方形成栅氧化层；
G、淀积N型多晶硅并进行回刻，形成N型控制栅；
H、进行硼注入和扩散形成P阱，进行砷注入和扩散形成N+源区；
I、形成介质层，材质是USG层和PSG层；
J、接触孔光刻和刻蚀形成接触孔，并进行接触孔P型高掺杂注入；
K、正面金属溅射、光刻和刻蚀，形成正面金属；
L、钝化层淀积和刻蚀，形成钝化层引线窗口；
M、形成背面金属。
作为本发明的进一步方案，形成隔离氧化层时，采用化学气相淀积(CVD)的方法淀积氧化膜，再将氧化膜回刻到指定深度以保留足够的隔离氧化膜(又叫中间氧化膜)厚度，此时隔离氧化层上方的沟槽侧壁没有氧化层。
作为本发明的进一步方案，进行硼注入和扩散形成P阱后，不进行N+光刻，直接进行砷注入和扩散形成N+源区。
相对于现有技术而言，本发明具有以下有益效果：
本发明通过将N型屏蔽栅改为P型屏蔽栅，改变了雪崩空穴电流的流动方向，使雪崩空穴电流进入P阱区后不通过N+源区的下方流动，而是直接从P阱流向源区金属。这样，雪崩空穴电流在NPN寄生晶体管中流动的路径较短，寄生基区电阻较小，难以引起寄生NPN晶体管的开启。故这种器件结构雪崩耐量EAS较大，器件抗雪崩击穿的能力较强，从而增强了器件的坚固性和工作时的可靠性。
其中，P型屏蔽栅的掺杂浓度略大于N型漂移区的掺杂浓度进一步增大了雪崩耐量EAS；P型屏蔽栅的掺杂浓度略大于N型漂移区的掺杂浓度的有益效果是：将雪崩击穿点由现有技术的体内移动到沟槽拐角处底部，使雪崩电流产生的热量散发的面积增大，故提高了器件的雪崩耐量。
本发明中控制栅为N型掺杂的益处为：在不影响沟道电子迁移率和积累层电子浓度的情况下，提高工艺生产效率。
本发明终端区沟槽之间P阱区中设有N+源区，故可以节省一次N+光刻，节省制造成本。
本发明与现有屏蔽栅MOSFET工艺兼容，便于进行高雪崩耐量EAS功率晶体管的批量生产。
本发明的这些方面或其他方面在以下实施例的描述中会更加简明易懂。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。在附图中：
图1为本发明实施例中一种屏蔽栅功率VDMOS器件雪崩电流流动方向示意图；
图2为本发明实施例中一种屏蔽栅功率VDMOS器件的结构示意图。
图中附图标记：1-N+衬底，2-N-外延层，3-沟槽场氧化层，4-屏蔽栅与控制栅之间的隔离氧化层，5-栅氧化层，6-P型屏蔽栅，7-P阱，8-N+源区，9-介质层，10-背面金属，11-N型控制栅，12-沟槽，13-正面金属，14-接触孔。
本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。
在本发明的描述中，对方法步骤的连续标号是为了方便审查和理解，结合本发明的整体技术方案以及各个步骤之间的逻辑关系，调整步骤之间的实施顺序并不会影响本发明技术方案所达到的技术效果。
本发明的描述中，除非另有明确的限定，设置等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
由于现有的屏蔽栅MOSFET结构存在的问题是：如果纯粹从提高击穿电压的效果来看，采用常规的N型屏蔽栅，屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同就可以提高击穿电压。而采用P型屏蔽栅比采用N型屏蔽栅的工艺难度大，原因是P型硼比N型磷在多晶硅屏蔽栅中扩散难度大，在相同的掺杂浓度情况下，P型硼比N型磷扩散的温度更高，扩撒时间更长，对提高工艺生产效率不利；
屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同带来的问题是：虽然击穿电压有所改善，但雪崩耐量EAS较弱。原因是当屏蔽栅的掺杂浓度与漂移区的掺杂浓度相同时，P型屏蔽栅和N型漂移区所构成的类PN结刚好横向耗尽，峰值电场位于P型屏蔽栅左右两侧的N型漂移区中。这样，雪崩击穿点位于器件体内，不利于热量的散发，易造成热击穿，故器件雪崩耐量较弱；
控制栅为P型掺杂存在的问题是：P型掺杂比N型掺杂扩散的温度更高，扩撒时间更长，对提高工艺生产效率不利。
因此，本发明相对于现有技术而言，提供了一种屏蔽栅功率VDMOS器件及其制造方法，使P型屏蔽栅6的掺杂浓度略大于N型漂移区的掺杂浓度，在不影响沟道电子迁移率和积累层电子浓度的情况下，提高工艺生产效率。
参见图1和图2所示，本发明的一个实施例提供了一种屏蔽栅功率VDMOS器件，包括N+衬底1、N-外延层2、沟槽场氧化层3、屏蔽栅与控制栅之间的隔离氧化层4、栅氧化层5、P型屏蔽栅6、P阱7、N+源区8、介质层9、背面金属10、N型控制栅11、沟槽12、正面金属13以及接触孔14；P型屏蔽栅6的掺杂浓度大于漂移区的掺杂浓度。
参见图1和图2所示，图1中曲线A表示雪崩电流流动方向，曲线A位于屏蔽栅功率VDMOS器件的右侧，屏蔽栅功率VDMOS器件左边对称的电流曲线未画出。在本实施例中，所述P型屏蔽栅6为处于沟槽12中的P型多晶硅，在P型屏蔽栅6周围，横向电场的方向由P型屏蔽栅6沿水平方向向外。
由于沟槽12中的屏蔽栅是P型多晶硅，在屏蔽栅周围，横向电场的方向由屏蔽栅沿水平方向向外。
在本实施例中，当感性电路中的器件关断后，雪崩空穴电流在屏蔽栅横向电场的作用下从远离沟槽12场氧侧壁的漂移区向上流动进入P阱7区，从P阱7流向源区金属。
当感性电路中的器件关断后，雪崩空穴电流在屏蔽栅横向电场的作用下从远离沟槽场氧侧壁的漂移区向上流动，进入P阱7区后没有通过N+源区8的下方流动，而是直接从P阱7流向源区金属。这样，雪崩空穴电流在NPN寄生晶体管中流动的路径较短，寄生基区电阻较小，难以引起寄生NPN晶体管的开启。
故屏蔽栅功率VDMOS器件结构的雪崩耐量EAS较大，器件抗雪崩击穿的能力较强，从而增强了器件的坚固性和工作时的可靠性。
同时，P型屏蔽栅6的掺杂浓度略大于N型漂移区的掺杂浓度也比现有技术P型屏蔽栅6的掺杂浓度略等于N型漂移区的掺杂浓度的方法中。在本实施例中，所述P型屏蔽栅6掺杂浓度增大时，P型电荷数增大，雪崩空穴电流远离沟槽12场氧侧壁进入P阱7区且沿着远离N+源区8的方向流进源区金属泄放。
因此，P型屏蔽栅6掺杂浓度的增大即P型电荷数的增大更有利于雪崩空穴电流远离沟槽12场氧侧壁进入P阱7区后沿着更远离N+源区8的方向流进金属源区进行泄放，从而更有利于增大雪崩耐量EAS。
在本实施例中，P型屏蔽栅6主要用来提高雪崩耐量而不是提高击穿电压。
在本实施例中，所述P型屏蔽栅6的掺杂浓度大于漂移区的掺杂浓度时，P型屏蔽栅6底部拐角处为高电场的雪崩击穿的位置，雪崩击穿点移动至沟槽12底部。
因此，在本发明的实施例中，P型屏蔽栅6的掺杂浓度略大于N型漂移区的掺杂浓度的有益效果是：使屏蔽栅左右两侧相对位置的漂移区耗尽外，该位置下方的漂移区也适当耗尽。这样，屏蔽栅底部拐角处的电场最高，该处为雪崩击穿的位置。从而，将雪崩击穿点由现有技术的体内移动到沟槽拐角处底部，使雪崩电流产生的热量散发的面积增大，故提高了器件的雪崩耐量。
需要说明的是，本发明中控制栅为N型掺杂，在不影响沟道电子迁移率和积累层电子浓度的情况下，提高工艺生产效率。
而且，本发明相对于现有技术而言，BV略有降低但雪崩耐量性能比现有技术性能优越得多，故综合性能比现有技术优越得多
在本实施例中，所述屏蔽栅功率VDMOS器件上形成有元胞结构的终端，终端区沟槽12之间P阱7区中设有N+源区8。
参见图2所示，在图2中虚线左边是元胞结构，虚线右边是终端结构。相对于现有技术而言，现有技术中终端沟槽区没有N+源区，故有N+光刻。而本发明终端区沟槽之间P阱区中设有N+源区，故可以节省一次N+光刻，节省制造成本。本发明终端沟槽区虽然设有N+源区，但不会对Idss漏电造成太大的影响，从而对击穿电压几乎没有什么影响。原因是当器件关断时，在漏极上加上反向电压后，从终端N+区向漏极流动的漏电电子电流被终端沟槽中的P型多晶硅吸附在终端沟槽侧壁场氧周围，从而对击穿电压造成的影响微乎其微。
由于本发明在器件结构上将N型屏蔽栅改成了P型屏蔽栅6，工艺过程与传统屏蔽栅MOSFET的制造工艺节省了一次N+光刻。
在本发明的一个实施例中，还提供了一种屏蔽栅功率VDMOS器件的制造方法，所述制造方法包括以下步骤：
A、在N+衬底1上形成N-外延层2，在N-外延层2上形成沟槽12；
B、沟槽12侧壁上生长沟槽场氧化层3；
C、淀积多晶硅并进行多晶硼扩散，形成P型多晶硅；
D、多晶刻蚀，形成P型屏蔽栅6；
E、形成隔离氧化层4；
F、在沟槽12的上方形成栅氧化层5；
G、淀积N型多晶硅并进行回刻，形成N型控制栅11；
H、进行硼注入和扩散形成P阱7，进行砷注入和扩散形成N+源区8；
I、形成介质层9，材质是USG层和PSG层；
J、接触孔14光刻和刻蚀形成接触孔14，并进行接触孔14P型高掺杂注入；
K、正面金属13溅射、光刻和刻蚀，形成正面金属13；
L、钝化层淀积和刻蚀，形成钝化层引线窗口；
M、形成背面金属10。
其中，形成隔离氧化层4时，采用化学气相淀积CVD的方法淀积氧化膜，再将氧化膜回刻到指定深度以保留足够的隔离氧化膜又叫中间氧化膜厚度，此时隔离氧化层4上方的沟槽12侧壁没有氧化层。
在进行硼注入和扩散形成P阱7后，不进行N+光刻，直接进行砷注入和扩散形成N+源区8。
在屏蔽栅功率VDMOS器件的制造方法中，由于传统工艺是进行多晶磷扩散，形成N型多晶硅，而本发明淀积多晶硅并进行多晶硼扩散，形成P型多晶硅。化学气相淀积(CVD)的方法淀积氧化膜，然后再将氧化膜回刻到指定深度以保留足够的隔离氧化膜(又叫中间氧化膜)厚度，这样就形成了隔离氧化层4，此时隔离氧化层上方的沟槽侧壁没有氧化层。
因此，本发明通过将N型屏蔽栅改为P型屏蔽栅6，改变了雪崩空穴电流的流动方向，使雪崩空穴电流进入P阱7区后不通过N+源区8的下方流动，而是直接从P阱7流向源区金属。这样，雪崩空穴电流在NPN寄生晶体管中流动的路径较短，寄生基区电阻较小，难以引起寄生NPN晶体管的开启。故这种器件结构雪崩耐量EAS较大，器件抗雪崩击穿的能力较强，从而增强了器件的坚固性和工作时的可靠性。
本发明中控制栅为N型掺杂，在不影响沟道电子迁移率和积累层电子浓度的情况下，提高工艺生产效率；本发明终端区沟槽之间P阱7区中设有N+源区，故可以节省一次N+光刻，节省制造成本；本发明与现有屏蔽栅MOSFET工艺兼容，便于进行高雪崩耐量EAS功率晶体管的批量生产。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (8)
1.一种屏蔽栅功率VDMOS器件，其特征在于，包括N+衬底(1)、N-外延层(2)、沟槽场氧化层(3)、屏蔽栅与控制栅之间的隔离氧化层(4)、栅氧化层(5)、P型屏蔽栅(6)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、N型控制栅(11)、沟槽(12)、正面金属(13)以及接触孔(14)；P型屏蔽栅(6)的掺杂浓度大于漂移区的掺杂浓度。
2.根据权利要求1所述的屏蔽栅功率VDMOS器件，其特征在于，所述P型屏蔽栅(6)为处于沟槽(12)中的P型多晶硅，在P型屏蔽栅(6)周围，横向电场的方向由P型屏蔽栅(6)沿水平方向向外。
3.根据权利要求2所述的屏蔽栅功率VDMOS器件，其特征在于，当屏蔽栅功率VDMOS器件的感性电路中的器件关断后，雪崩空穴电流在屏蔽栅横向电场的作用下从远离沟槽(12)场氧侧壁的漂移区向上流动进入P阱(7)区，从P阱(7)流向源区金属。
4.根据权利要求3所述的屏蔽栅功率VDMOS器件，其特征在于，所述P型屏蔽栅(6)掺杂浓度增大时，P型电荷数增大，雪崩空穴电流远离沟槽(12)场氧侧壁进入P阱(7)区且沿着远离N+源区(8)的方向流进源区金属泄放。
5.根据权利要求4所述的屏蔽栅功率VDMOS器件，其特征在于，所述屏蔽栅功率VDMOS器件上形成有元胞结构的终端，终端区沟槽(12)之间P阱(7)区中设有N+源区(8)。
6.一种屏蔽栅功率VDMOS器件的制造方法，其特征在于，在权利要求1-5任一所述的屏蔽栅功率VDMOS器件结构上将N型屏蔽栅设置为P型屏蔽栅(6)，节省一次N+光刻，所述制造方法包括以下步骤：
A、在N+衬底(1)上形成N-外延层(2)，在N-外延层(2)上形成沟槽(12)；
B、沟槽(12)侧壁上生长沟槽场氧化层(3)；
C、淀积多晶硅并进行多晶硼扩散，形成P型多晶硅；
D、多晶刻蚀，形成P型屏蔽栅(6)；
E、形成隔离氧化层(4)；
F、在沟槽(12)的上方形成栅氧化层(5)；
G、淀积N型多晶硅并进行回刻，形成N型控制栅(11)；
H、进行硼注入和扩散形成P阱(7)，进行砷注入和扩散形成N+源区(8)；
I、形成介质层(9)，材质是USG层和PSG层；
J、接触孔(14)光刻和刻蚀形成接触孔(14)，并进行接触孔(14)P型高掺杂注入；
K、正面金属(13)溅射、光刻和刻蚀，形成正面金属(13)；
L、钝化层淀积和刻蚀，形成钝化层引线窗口；
M、形成背面金属(10)。
7.根据权利要求6所述的屏蔽栅功率VDMOS器件的制造方法，其特征在于，在步骤E中，形成隔离氧化层(4)时，采用化学气相淀积的方法淀积氧化膜，并将氧化膜回刻到指定深度以保留隔离氧化膜厚度，此时隔离氧化层(4)上方的沟槽(12)侧壁没有氧化层。
8.根据权利要求6所述的屏蔽栅功率VDMOS器件的制造方法，其特征在于，在步骤H中，进行硼注入和扩散形成P阱(7)后，不进行N+光刻，直接进行砷注入和扩散形成N+源区(8)。
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