CN117133791B - 一种自适应超结沟槽式mosfet器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种自适应超结沟槽式MOSFET器件及其制备方法，包括：第一导电类型衬底；超结区，形成于第一导电类型衬底的上表面，包括一个第二导电类型杂质区和两个对称设置在第二导电类型杂质区两侧的第一导电类型杂质区，且第二导电类型杂质区的上端向两侧的第一导电类型杂质区扩展，形成T型结构的第二导电类型杂质区；表面结构层，形成于超结区的上表面；沟槽栅结构，设置在表面结构层内，并延伸至超结区中的第二导电类型杂质区上端内；以及电极结构，形成于表面结构层的上表面。本发明可以随着外部电压的变化而自适应改变超结结构，不仅可以保证器件关态时的耐压性能，而且可以使器件开态时获得更低的比导通电阻，实现更低的导通损耗。

Description

一种自适应超结沟槽式MOSFET器件及其制备方法
技术领域
本发明属于电子元器件、半导体、集成电路领域，特别涉及一种自适应超结沟槽式MOSFET器件及其制备方法。
背景技术
超结MOSFET（Super Junction Metal-Oxide-Semiconductor Field-EffectTransisto）是一种广泛用于电机驱动、开关电源和各类功率变换的半导体器件，尤其适用于高功率、高效率的应用。如图1所示的传统超结MOSFET结构的工作原理是通过控制半导体器件的栅极-源极电位差来控制该器件的开关以及通过内置的NPNPN结型耐压层实现高电压的耐受。一般情况下，高电压需要低浓度的漂移区，而传统漂移区杂质浓度过低则会导致比导通电阻增大从而增加MOSFET的导通损耗，因此，超结结构是一种解决上述难题的有效技术方案，是功率半导体器件里程碑式的发明。但是传统的超结结构虽然其纵向器件的布置耐压效果很好，但受制于超结N区的掺杂浓度不够高，比导通电阻仍存在下降空间。而且传统的超结MOSFET里面的超结结构是固定的，无法随着外部电压的变化而变化，当器件处于开态的时候，如图2所示，电流从N-杂质区流向源极N+注入区，此时N-杂质区与栅氧层之间存在较大的导通电阻，且受限于超结区中N-杂质区的掺杂浓度，存在一个极限值，无法自适应于外部电压的变化。
发明内容
为了解决上述技术问题，本发明提供一种自适应超结沟槽式MOSFET器件及其制备方法，可以随着外部电压的变化而自适应改变超结结构，不仅可以保证器件关态时的耐压性能，而且可以使器件开态时获得更低的比导通电阻，实现更低的导通损耗。
本发明中主要采用的技术方案为：
一种自适应超结沟槽式MOSFET器件，包括：
第一导电类型衬底；
超结区，形成于所述第一导电类型衬底的上表面，包括一个第二导电类型杂质区和两个对称设置在第二导电类型杂质区两侧的第一导电类型杂质区，且所述第二导电类型杂质区的上端向两侧的第一导电类型杂质区扩展，形成T型结构的第二导电类型杂质区；
表面结构层，形成于所述超结区的上表面；
沟槽栅结构，设置在所述表面结构层内，并延伸至超结区中的第二导电类型杂质区上端内；
以及电极结构，形成于所述表面结构层的上表面。
优选地，所述沟槽栅结构包括沟槽、栅氧化层和栅极多晶硅，所述沟槽形成于表面结构层，且向下延伸至第二导电类型杂质区上端内，所述栅氧化层生长在沟槽表面，所述栅极多晶硅填充在沟槽内，且所述栅氧化层包覆所述栅极多晶硅的两侧面和底面。
优选地，所述表面结构层包括：
第二导电类型阱区，形成于所述超结区的上表面，且在第二导电类型阱区内部刻蚀有一个延伸至第二导电类型杂质区内部的沟槽；
两个源极第一导电类型注入区，制作在所述第二导电类型阱区的表面，且两个所述源极第一导电类型注入区对称设置在沟槽两侧，且与沟槽内的栅氧化层相切；
两个背栅第二导电类型注入区，制作在所述第二导电类型阱区的表面，且两个所述背栅第二导电类型注入区对称设置在沟槽两侧，且分别与位于同侧的源极第一导电类型注入区相切；
所述背栅第二导电类型注入区的结深大于源极第一导电类型注入区。
优选地，位于所述第二导电类型杂质区内的沟槽两侧分别与两个第一导电类型杂质区在水平方向上保持相同的距离。
优选地，所述第二导电类型杂质区的上端向两侧的第一导电类型杂质区扩展的宽度l为0.1-1μm。
优选地，所述第二导电类型杂质区上端的扩展区底部到沟槽底部的h为0.1-1μm。
优选地，所述电极结构包括：
场氧化层，所述场氧化层制作在所述表面结构层的上表面；
源极金属，所述源极金属制作在所述场氧化层的上表面，且通过接触孔穿过场氧化层分别与每个背栅第二导电类型注入区和源极第一导电类型注入区接触；
栅极金属，所述栅极多晶硅通过侧面打孔的方式制作连接至结构外部的栅极金属；
漏极金属，所述第一导电类型衬底通过侧面打孔的方式制作连接至结构外部的漏极金属。
优选地，所述第一导电类型为N型，所述第二导电类型为P型；或，所述第一导电类型为P型，所述第二导电类型为N型。
一种自适应超结沟槽式MOSFET器件的制备方法，具体包括以下步骤：
S1：准备第一导电类型衬底；
S2：采用光刻工艺在第一导电类型衬底上分别注入两个第一导电类型注入区和一个第二导电类型注入区，并进行第一次外延工艺形成两个第一导电类型杂质区Ⅰ和一个第二导电类型杂质区Ⅰ，其中，两个第一导电类型杂质区Ⅰ位于第二导电类型杂质区Ⅰ两侧；
S3：重复步骤S2n-1次，在前一步骤相同的位置上方继续采用光刻工艺注入相对应的两个第一导电类型注入区和一个第二导电类型注入区，并进行第n-1次外延工艺形成第一导电类型杂质区n-1和一个第二导电类型杂质区n-1；
S4：改变掩模版增加顶层第二导电类型杂质区的曝光面积，采用光刻工艺注入两个顶层第一导电类型注入区和一个顶层第二导电类型注入区，并进行外延形成两个顶层第一导电类型杂质区和一个顶层第二导电类型杂质区，完成超结区的制作；
S5：在超结区的上表面注入第二导电类型杂质，并进行外延形成第二导电类型阱区；
S6：在第二导电类型阱区内部刻蚀一个延伸至顶层第二导电类型注入区内的沟槽，并在沟槽内表面形成栅氧化层，并在沟槽内填充栅极多晶硅，完成沟槽栅结构的制作；
S7：后续的工艺制程和常规制程相同，完成表面层结构和电极结构的制作。
有益效果：本发明提供一种自适应超结沟槽式MOSFET器件及其制备方法，与现有技术相比，具有如下优点：
（1）本发明通过调整超结第一导电类型杂质区的二维布置，让器件耐压层在关态时仍然保持超结的作用，利用超结结构PNPN两两耗尽增强该区域的耗尽程度，保证器件关态时的耐压性能。
（2）本发明通过调整沟道栅的位置以及第二导电类型杂质区的上端结构，使得沟道栅在第二导电类型杂质区中可以形成场效应，在器件开启时，可以在第二导电类型杂质区形成一层反型电子沟道，让该电子沟道与第二导电类型杂质区在开态时连在一起，从而获得更低的比导通电阻，实现更低的导通损耗。
附图说明
图1为传统的超结沟槽式MOSFET器件结构图
图2为传统器件在开态时的电流路径示意图；
图3为实施例1的超结沟槽式MOSFET器件结构图；
图4为实施例1的器件在开态时的电流路径示意图；
图5为实施例1的制备工艺步骤1示意图；
图6为实施例1的制备工艺步骤2示意图；
图7为实施例1的制备工艺步骤3示意图；
图8为实施例1的制备工艺步骤4示意图；
图9为实施例1的制备工艺步骤5示意图；
图10为实施例1的制备工艺步骤6示意图；
图11为实施例1的制备工艺步骤7示意图；
图中：N+衬底100、N-杂质区210、P-杂质区220、P型阱区310、源极N+注入区320、背栅P+注入区330、沟槽410、栅氧化层420、栅极多晶硅430、场氧化层510、源极金属520、栅极金属530、漏极金属540。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
实施例1，一种自适应超结沟槽式MOSFET器件，本实施例1中，第一导电类型为N型，第二导电类型为P型，如图3所示，包括
N+衬底100；
超结区，形成于N+衬底100的上表面，包括一个P-杂质区220和两个对称设置在P-杂质区220两侧的N-杂质区210，且P-杂质区220的上端向两侧的N-杂质区210扩展，形成T型结构的P-杂质区220；
表面结构层形成于超结区的上表面；本实施例1中，表面结构层结构具体如下：P型阱区310形成于超结区的上表面，且在P型阱区310内部刻蚀有一个延伸至P-杂质区220内部的沟槽410；两个源极N+注入区320制作在P型阱区310的表面，两个源极N+注入区320对称设置在沟槽410两侧，且与沟槽410内的栅氧化层420相切；
两个背栅P+注入区330制作在P型阱区310的表面，两个背栅P+注入区330对称设置在沟槽410两侧，且分别与位于同侧的源极N+注入区320相切；
背栅P+注入区330的结深大于源极N+注入区320。
沟槽栅结构设置在表面结构层内，并延伸至超结区中的P-杂质区220上端内。本实施例1中，沟槽栅结构包括沟槽410、栅氧化层420和栅极多晶硅430，沟槽410形成于表面结构层，且向下延伸至P-杂质区220区上端内，栅氧化层420生长在沟槽410表面，栅极多晶硅430填充在沟槽410内，且栅氧化层420包覆栅极多晶硅430的两侧面和底面。位于P-杂质区220内的沟槽410两侧分别与两个N-杂质区210在水平方向上保持相同的距离。
本实施例1中，P-杂质区220的上端向两侧的N-杂质区210扩展的宽度为h为0.1-1μm；P-杂质区220的上端的扩展区底部到沟槽410底部的高度h为0.1-1μm。本领域技术人员可以在本申请的技术启示下根据实际需求选择合适的尺寸。
本实施例1中，电极结构形成于表面结构层的上表面。本实施例1中，电极结构具体如下：场氧化层510制作在表面结构层的上表面；源极金属520制作在场氧化层的上表面，且通过接触孔穿过场氧化层510分别与每个背栅P+注入区330和源极N+注入区320接触；栅极多晶硅430通过侧面打孔的方式制作连接至结构外部的栅极金属530；N+衬底100通过侧面打孔的方式制作连接至结构外部的漏极金属540。
本实施例1的自适应超结沟槽式MOSFET器件的制备方法，本实施例1中根据超结形貌的需求，外延次数n优选为3次，具体包括以下步骤：
步骤1：如图5所示，准备N+衬底100；
步骤2：如图6所示，采用光刻工艺在N+衬底100上分别注入两个N-注入区和一个P-注入区，并进行第一次外延工艺形成两个N-杂质区Ⅰ211和一个P-杂质区Ⅰ221，其中，两个N-杂质区Ⅰ211位于P-杂质区Ⅰ221两侧；
步骤3：如图7所示，在步骤2相同的位置采用光刻工艺注入相对应的两个N-注入区和一个P-注入区，并进行第2次外延工艺形成第一导电类型杂质区Ⅱ222和一个P-杂质区Ⅱ212；
步骤4：如图8所示，改变掩模版增加顶层P-杂质区223的曝光面积，采用光刻工艺注入两个顶层N-注入区和一个顶层P-注入区，并进行外延形成两个顶层N-注入区213和顶层P-杂质区223，完成超结区的制作；
步骤5：如图9所示，在超结区的上表面注入P型杂质，并进行外延形成P型阱区310；
步骤6：如图10所示，在P型阱区310内部刻蚀一个延伸至顶层P-杂质区223内的沟槽410，并在沟槽410内表面形成栅氧化层420，并在沟槽内填充栅极多晶硅430，完成沟槽栅结构的制作；
步骤7：如图11所示，后续的工艺制程和常规制程相同，完成表面层结构的制作和电极结构的制作。例如：采用常规注入工艺注入源极N+注入区320与背栅P+注入区330并进行激活退火；在表面层结构的上表面沉积形成场氧化层510，并在场氧化层510刻蚀接触孔，在场氧化层510上表面溅射导电金属，刻蚀导电金属形成源极金属520与栅极金属530，同时在N+衬底100底面进行背面金属化形成漏极金属540。上述工艺制程属于常规制程，故而未加详述。
本发明中，实际外延次数将根据对超结形貌的需求进行选择性调整。
本发明的自适应超结沟槽式MOSFET器件在具体应用过程中，漏极金属540接高压端，源极金属520接地，栅极金属530接控制端。
本发明的工作原理如下：
当超结沟槽式MOSFET器件的栅极电位为0时，器件处于关态，漏极的高压将会全部由超结区承受，当电压来临时，该器件所设置的超结区将会PNPN两两耗尽从而增强该区域的耗尽程度，得到与传统超结MOSFET相同的耐压等级。而当超结沟槽式MOSFET器件栅极电位变化为高电位时，器件处于开态，电流路径如图4所示，由于超结P-杂质区220及P型阱区310为低掺杂浓度区域，基于沟槽栅场效应原理，会在这两个区域与栅氧化层接触的表面产生反型层，形成一层薄薄的电子沟道，可以与两侧的超结N-杂质区连接起来，从而大大降低器件的比导通电阻，从而实现更低的导通损耗。
由此可见，该器件的超结结构可以跟随外部电压的变化而发生结构的改变，在器件为关态时，其保持为一个超结结构，可以保证器件的耐压性能，而当器件为开态时，P型阱区310和P-杂质区220与栅氧化层的接触面会产生反型层，形成电子沟道，超结结构发生变化，与超结N-杂质区210连接起来，从而大大降低器件的比导通电阻，大大改善超结MOSFET器件的特性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种自适应超结沟槽式MOSFET器件，其特征在于，包括：
第一导电类型衬底；
超结区，形成于所述第一导电类型衬底的上表面，包括一个第二导电类型杂质区和两个对称设置在第二导电类型杂质区两侧的第一导电类型杂质区，且所述第二导电类型杂质区的上端向两侧的第一导电类型杂质区扩展，形成T型结构的第二导电类型杂质区；所述第二导电类型杂质区的上端向两侧的第一导电类型杂质区扩展的宽度l为0.1-1μm；所述第二导电类型杂质区上端的扩展区底部到沟槽（410）底部的高度h为0.1-1μm；
表面结构层，形成于所述超结区的上表面；
沟槽栅结构，设置在所述表面结构层内，并延伸至超结区中的第二导电类型杂质区上端内；
以及电极结构，形成于所述表面结构层的上表面。
2.根据权利要求1所述的自适应超结沟槽式MOSFET器件，其特征在于，所述沟槽栅结构包括沟槽（410）、栅氧化层（420）和栅极多晶硅（430），所述沟槽（410）形成于表面结构层，且向下延伸至第二导电类型杂质区上端内，所述栅氧化层（420）生长在沟槽（410）表面，所述栅极多晶硅（430）填充在沟槽（410）内，且所述栅氧化层（420）包覆所述栅极多晶硅（430）的两侧面和底面。
3.根据权利要求2所述的自适应超结沟槽式MOSFET器件，其特征在于，所述表面结构层包括：
第二导电类型阱区，形成于所述超结区的上表面，且在第二导电类型阱区内部刻蚀有一个延伸至第二导电类型杂质区内部的沟槽（410）；
两个源极第一导电类型注入区，制作在所述第二导电类型阱区的表面，且两个所述源极第一导电类型注入区对称设置在沟槽两侧，且与沟槽（410）内的栅氧化层（420）相切；
两个背栅第二导电类型注入区，制作在所述第二导电类型阱区的表面，且两个所述背栅第二导电类型注入区对称设置在沟槽（410）两侧，且分别与位于同侧的源极第一导电类型注入区相切；
所述背栅第二导电类型注入区的结深大于源极第一导电类型注入区。
4.根据权利要求2所述的自适应超结沟槽式MOSFET器件，其特征在于，位于所述第二导电类型杂质区内的沟槽（410）两侧分别与两个第一导电类型杂质区在水平方向上保持相同的距离。
5.根据权利要求1-4任一所述的自适应超结沟槽式MOSFET器件，其特征在于，所述电极结构包括：
场氧化层（510），所述场氧化层（510）制作在所述表面结构层的上表面；
源极金属（520），所述源极金属（520）制作在所述场氧化层（510）的上表面，且通过接触孔穿过场氧化层（510）分别与每个背栅第二导电类型注入区和源极第一导电类型注入区接触；
栅极金属（530），所述栅极多晶硅（430）通过侧面打孔的方式制作连接至结构外部的栅极金属（530）；
漏极金属（540），所述第一导电类型衬底通过侧面打孔的方式制作连接至结构外部的漏极金属（540）。
6.根据权利要求1所述的自适应超结沟槽式MOSFET器件的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或，所述第一导电类型为P型，所述第二导电类型为N型。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107134492A (zh) * 2016-02-26 2017-09-05 苏州东微半导体有限公司 超级结功率器件及其制造方法
CN113410309A (zh) * 2021-06-23 2021-09-17 电子科技大学 一种低比导通电阻的分立栅mosfet器件及其制造方法
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3966151B2 (ja) * 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
US20080197381A1 (en) * 2007-02-15 2008-08-21 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7875951B2 (en) * 2007-12-12 2011-01-25 Infineon Technologies Austria Ag Semiconductor with active component and method for manufacture
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP4670915B2 (ja) * 2008-08-08 2011-04-13 ソニー株式会社 半導体装置
US9082790B2 (en) * 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design
JP6493372B2 (ja) * 2016-12-07 2019-04-03 トヨタ自動車株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107134492A (zh) * 2016-02-26 2017-09-05 苏州东微半导体有限公司 超级结功率器件及其制造方法
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
CN113410309A (zh) * 2021-06-23 2021-09-17 电子科技大学 一种低比导通电阻的分立栅mosfet器件及其制造方法

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