CN116053300B - 超结器件及其制作方法和电子器件 - Google Patents

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Abstract

本申请的实施例提出了一种超结器件及其制作方法和电子器件。超结器件包括cell区和位于所述cell区两侧的终端区，超结器件还包括衬底以及设置在衬底一侧的外延层、多晶硅和隔离层。其中，衬底和外延层为第一导电类型，外延层远离衬底的一侧形成有深沟槽，多晶硅位于深沟槽，多晶硅为第二导电类型，隔离层位于外延层的cell区，隔离层为第一导电类型，且隔离层将多晶硅分为间隔设置的第一多晶硅和第二多晶硅，隔离层内形成有至少一个浮空区，浮空区与第一多晶硅以及第二多晶硅间隔设置，浮空区为第二导电类型。本申请的超结器件在导通或者关闭时能够实现分段耗尽，而且，在超结器件反向恢复时，隔离层不存在少子存储现象，超结器件的反向恢复也会得到改善。

Description

超结器件及其制作方法和电子器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结器件及其制作方法和电子器件。
背景技术
相对于传统MOSFET (金属氧化物半导体场效应晶体管，Metal OxideSemiconductor Field Effect Transistor)，超结MOSFET在N-漂移区中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡；但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管(简称体二极管)，超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。
超结MOSFET应用在全桥等驱动电机应用电路中时，其体二极管起到续流作用。体二极管导通时，漂移区内存储着大量的空穴载流子。体二极管从导通状态到耐压状态切换的过程，需要排出体内存储的载流子，形成较大的反向电流。由于超结MOSFET在较低电压时漂移区已经完全耗尽，漂移区内载流子被排出，因此超结MOSFET体二极管反向恢复时的di/dt以及dv/dt极大，反向恢复特型较硬。高di/dt以及高dv/dt会导致严重的电磁干扰噪声，加上系统中寄生电感的影响，高di/dt会导致高的电压过冲，这些都对应用系统造成不利影响。
发明内容
本发明提供了一种超结器件及其制作方法和电子器件，以降低超结器件的电磁干扰噪声，改善超结器件的反向恢复。
为解决上述技术问题，本发明采用如下技术方案：
本申请第一方面的实施例提出了一种超结器件，超结器件包括cell区和位于所述cell区两侧的终端区，超结器件还包括衬底以及设置在衬底一侧的外延层、多晶硅和隔离层。其中，衬底和外延层为第一导电类型，外延层远离衬底的一侧形成有深沟槽，多晶硅位于深沟槽，多晶硅为第二导电类型，隔离层位于外延层的cell区，隔离层为第一导电类型，且隔离层将多晶硅分为间隔设置的第一多晶硅和第二多晶硅，隔离层内形成有至少一个浮空区，浮空区与第一多晶硅以及第二多晶硅间隔设置，浮空区为第二导电类型。
在本实施例中，第一导电类型与第二导电类型的导电类型相反，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。超结器件的衬底可以为N型也可以为P型，示例性的，当衬底为N型时，外延层也为N型，多晶硅即为P型，此时，隔离层也为N型，位于隔离层内的浮空区为P型。
在本实施例中，超结器件包括cell（元胞）区和设置在cell区两侧的终端区，cell区也可以称为有源区，其能够为超结器件在导通时的电流流通提供通道，而终端区是利用在耗尽层中引入电荷来改变电场分布，降低内部的峰值电场来提高器件耐压。
根据本申请实施例中的超结器件，在超结器件的cell区中设置有隔离层，隔离层将多晶硅分隔为互不接触的第一多晶硅和第二多晶硅，如此，随着超结器件反向耐压Vds的增大，超结结构快速耗尽，栅漏电容（Cgd，Capacitance of gate-drain）首先会大幅减小，然后再逐渐增大，也就是说，隔离层的存在可以实现分段耗尽，这样顶部结构先耗尽，即可将电场阻断至隔离层上方，降低栅漏电容Cgd的下降幅度，随着超结器件反向耐压Vds继续增大，底部结构再耗尽，以此增大栅漏电容Cgd，从而使开关过程中电流变化率di/dt和电压变化率dv/dt降低，如此，能够降低超结器件的电磁干扰噪声。此外，本申请实施例中的超结器件在隔离层上还形成有浮空区，由于隔离层位于第一多晶硅和第二多晶硅之间，在超结器件导通或关闭过程中，第一多晶硅和第二多晶硅之间的电场强度显著降低，较易使得超结器件的耐压降低，通过设置浮空区，在超结器件承压时，可以拉高第一多晶硅和第二多晶硅之间的电场强度，以此增大超结器件的耐压，而且，浮空区没有连接任何电位，在超结器件反向恢复时，隔离层不存在少子存储现象，超结器件的反向恢复也会得到改善。
此外，根据本申请实施例中的超结器件还可以具有以下技术特征：
在本申请的一些实施例中，所述浮空区的数量为三个，三个所述浮空区在所述衬底的厚度方向上层叠设置。
在本申请的一些实施例中，从位于所述cell区中间部位至位于所述cell区边缘部位，所述浮空区沿所述衬底的厚度方向的尺寸依次减小。
在本申请的一些实施例中，所述隔离层沿所述衬底的厚度方向的尺寸大于或等于5um，且小于或等于10um。
在本申请的一些实施例中，所述隔离层的导电离子的浓度大于或等于所述外延层的导电离子的浓度，且所述隔离层的导电离子的浓度小于所述衬底的导电离子的浓度。
在本申请的一些实施例中，所述衬底为N+型，所述外延层为N-型，所述多晶硅为P型。
本申请第二方面的实施例提出了一种超结器件的制作方法，超结器件包括cell区和位于cell区两侧的终端区，用于制作如抵押方面任一实施例中的超结器件，制作方法的步骤包括：
提供衬底，在衬底上形成第一外延层；
在第一外延层远离衬底的一侧形成第一沟槽，并在第一沟槽内填充多晶硅，以形成第一多晶硅；
在第一外延层远离衬底的一侧形成第二外延层，在cell区，在第二外延层远离衬底的一侧形成至少一个浮空区；
在第二外延层远离衬底的一侧形成第三外延层，在第三外延层远离衬底的一侧形成第二沟槽，并在第二沟槽内填充多晶硅，以形成第二多晶硅，位于cell区的第二多晶硅与浮空区间隔设置；
其中，深沟槽包括第一沟槽和第二沟槽，且第一沟槽和第二沟槽沿衬底的厚度方向层叠设置，外延层包括第一外延层、第二外延层和第三外延层。
在本申请的一些实施例中，在所述cell区，所述第二多晶硅与所述浮空区隔离设置，在所述终端区，所述第二多晶硅与所述第一多晶硅贴合设置。
在本申请的一些实施例中，所述浮空区的数量为三个，所述在所述第一外延层远离所述衬底的一侧形成第二外延层，在所述cell区，在所述第二外延层远离所述衬底的一侧形成至少一个浮空区的步骤包括：
在所述第一外延层远离所述衬底的一侧形成第二外延层中的第一子层；
在所述cell区，在所述第一子层远离所述第一多晶硅的一侧注入P型离子以形成第一层浮空区；
在所述第一子层远离所述衬底的一侧形成第二外延层中的第二子层；
在所述cell区，在所述第二子层远离所述第一子层的一侧注入P型离子以形成第二层浮空区；
在所述第二子层远离所述衬底的一侧形成第二外延层中的第三子层；
在所述cell区，在所述第三子层远离所述第二子层的一侧注入P型离子以形成第三层浮空区；
其中，所述第二外延层包括第一子层、第二子层和第三子层。
本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。
根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
图1为本申请实施例中的超结器件的结构示意图；
图2为沿图1中虚线M的剖视图；
图3为相关技术中的超结器件与本申请实施例中的超结器件在不同Vds下的Cgd曲线图；
图4为制作本申请实施例中的超结器件时的示意图（形成第一外延层）；
图5为制作本申请实施例中的超结器件时的示意图（形成第一多晶硅）；
图6a为制作本申请实施例中的超结器件的cell区时的示意图（形成浮空区）；
图6b为制作本申请实施例中的超结器件的终端区时的示意图（形成第二外延层）；
图7a为制作本申请实施例中的超结器件的cell区时的示意图（形成第二多晶硅）；
图7b为制作本申请实施例中的超结器件的终端区时的示意图（形成第二多晶硅）。
附图标记如下：
100、衬底；200、外延层；201、第一外延层；202、第二外延层；2021、第一子层；2022、第二子层；2023、第三子层；203、第三外延层；210、深沟槽；211、第一沟槽；212、第二沟槽；2121、第一子沟槽；2122、第二子沟槽；2123、第三子沟槽；300、隔离层；310、浮空区；400、多晶硅；410、第一多晶硅；420、第二多晶硅；500、N+区；600、栅极氧化层；700、栅极多晶硅；
A、终端区；B、cell区。
具体实施方式
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
为了便于描述，可以在文中使用空间相对关系术语来描述如图中示出的一个元件或者特征相对于另一元件或者特征的关系，这些相对关系术语例如为“内部”、“外部”、“内侧”、“外侧”、“下面”、“下方”、“上面”、“上方”等。这种空间相对关系术语意于包括除图中描绘的方位之外的在使用或者操作中装置的不同方位。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。
如图1和图2所示，本申请第一方面的实施例提出了一种超结器件，超结器件包括cell区B和位于所述cell区B两侧的终端区A，超结器件包括衬底100以及设置在衬底100一侧的外延层200、多晶硅400和隔离层300，其中，衬底100和外延层200为第一导电类型，外延层200远离衬底100的一侧形成有深沟槽210；多晶硅400位于深沟槽210，多晶硅400为第二导电类型；隔离层300位于外延层200的cell区B，隔离层300为第一导电类型，且隔离层300将多晶硅400分为间隔设置的第一多晶硅410和第二多晶硅420，隔离层300内形成有至少一个浮空区310，浮空区310与第一多晶硅410以及第二多晶硅420间隔设置，浮空区310为第二导电类型。
在本实施例中，超结器件包括cell（元胞）区和设置在cell区B两侧的终端区A，cell区B也可以称为有源区，其能够为超结器件在导通时的电流流通提供通道，而终端区A是利用在耗尽层中引入电荷来改变电场分布，降低内部的峰值电场来提高器件耐压。
在本实施例中，第一导电类型与第二导电类型的导电类型相反，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。超结器件的衬底100可以为N型也可以为P型，示例性的，当衬底100为N型时，外延层200也为N型，多晶硅400即为P型，此时，隔离层300也为N型，位于隔离层300内的浮空区310为P型。
根据本申请实施例中的超结器件，在超结器件的cell区B中设置有隔离层300，隔离层300将多晶硅400分隔为互不接触的第一多晶硅410和第二多晶硅420，如此，随着超结器件反向耐压Vds的增大，超结结构快速耗尽，栅漏电容（Cgd，Capacitance of gate-drain）首先会大幅减小，然后再逐渐增大，也就是说，隔离层300的存在可以实现分段耗尽，这样顶部结构先耗尽，即可将电场阻断至隔离层300上方，降低栅漏电容Cgd的下降幅度，随着超结器件反向耐压Vds继续增大，底部结构再耗尽，以此增大栅漏电容Cgd，从而使开关过程中电流变化率di/dt和电压变化率dv/dt降低，如此，能够降低超结器件的电磁干扰噪声。此外，本申请实施例中的超结器件在隔离层300上还形成有浮空区310，浮空区310可以为注入注入硼（B）的多晶硅。由于隔离层300位于第一多晶硅410和第二多晶硅420之间，在超结器件导通或关闭过程中，第一多晶硅410和第二多晶硅420之间的电场强度显著降低，较易使得超结器件的耐压降低，通过设置浮空区310，在超结器件承压时，可以拉高第一多晶硅410和第二多晶硅420之间的电场强度，以此增大超结器件的耐压，而且，浮空区310没有连接任何电位，在超结器件反向恢复时，隔离层300不存在少子存储现象，超结器件的反向恢复也会得到改善。
如图3所示，为相关技术中的超结器件与本申请实施例中的超结器件在不同Vds（Voltage of drain-source，漏源电压）下的Cgd曲线图。在本实施例中，当Vds为零时，超结器件处于关闭状态，随着Vds的增大，栅漏电容随之降低，当超结器件Vds增大至Vds1时，位于顶部的超结结构首先快速耗尽，栅漏电容Cgd也快速降低至最低点，由于本申请实施例中的超结器件设置有隔离层300，可以将电场阻断至隔离层上方，使Cgd电容下降幅度降低，以此能够增大栅漏电容Cgd。从图3中可以看出，当超结器件处于Vds1时，本申请实施例中的Cgd2大于相关技术中的Cgd1。随着Vds的继续增大，超结器件的栅漏电容Cgd也随之增大，但是，本申请实施例中的Cgd2始终大于相关技术中的Cgd1，例如，当超结器件处于Vds2时，本申请实施例中的Cgd2大于相关技术中的Cgd1。
在本申请一些具体的实施例中，超结器件还包括第一导电型区域500、栅极氧化层600和栅极多晶硅700，第一导电型区域500位于多晶硅400远离衬底100的一侧，栅极多晶硅700位于第一导电型区域500远离衬底100的一侧，栅极氧化层600位于栅极多晶硅700与第一导电型区域500之间。示例性的，当衬底100为N+型时，外延层200为N-，多晶硅400为P型时，第一导电型区域500可以为N+区域，由此，当在栅极多晶硅700上施加正电压时，外延层200远离衬底100的一侧能够聚集大量电子，并在外延层200远离衬底100的一侧形成导通沟道，以此将超结器件导通。
在本申请的一些实施例中，浮空区310的数量为三个，三个浮空区310在衬底100的厚度方向上层叠设置。在本实施例中，浮空区310的数量为三个，这样，当超结器件在导通或关闭时，载流子可以更加缓慢地注入或抽离浮空区310，以此进一步降低开关过程中电流变化率di/dt和电压变化率dv/dt。此外，在本实施例中，三个浮空区310在衬底100的厚度方向上层叠设置，三个浮空区310可以依次层叠设置，也可以其中两个浮空区310并排设置，另外一个浮空区310设置在这两个浮空区310的一侧，本申请对此没有特殊限定，图1和图2仅仅示例出了三个浮空区310依次层叠设置的实施方式。
此外，在本申请其他一些实施例中，浮空区310的数量还可以为两个或者多个，例如，浮空区310的数量还可以为四个及以上，四个及以上的浮空区310沿衬底100的厚度方向依次层叠设置。当浮空区310的数量越多时，栅漏电容也越大，超结器件的反向恢复也越好。此外，隔离层300将多晶硅400分隔为第一多晶硅410和第二多晶硅420，在多晶硅400沿衬底100的厚度方向的尺寸相同时，第二多晶硅420的尺寸越大，第一多晶硅410的尺寸越小时，对超结器件的电容影响越小，此时超结器件的耐压性能也越高。反之，当第二多晶硅420的尺寸越小，第一多晶硅410的尺寸越大时，对超结器件的电容的影响越大，此时超结器件的耐压性能也越低。本领域技术人员可以依据超结器件的功能需求而对超结器件中的第一多晶硅410和第二多晶硅420的厚度进行相应设计，此外，还可以依据需求设计不同数量的浮空区310，本申请对第一多晶硅410和第二多晶硅420的厚度，以及浮空区310的数量没有特殊限定。
在本申请的一些实施例中，从位于cell区B中间部位至位于cell区B边缘部位，浮空区310沿衬底100的厚度方向的尺寸依次减小。在本实施例中，如图2所示，在超结器件的cell区B，浮空区310的厚度从cell区B的中间部位至边缘部位逐渐减小，也就是说，浮空区310的横截面可以为具有倾斜度或者弧度的图形。如此，当超结器件在导通或关闭的过程中，相较于边缘部位的cell区B，位于中间部位的cell区B的浮空区310能够更快的注入或抽离载流子，以此增加超结器件的可靠性。
在本申请的一些实施例中，隔离层300沿衬底100的厚度方向的尺寸大于或等于5um，且小于或等于10um。在本实施例中，当隔离层300沿衬底100的厚度方向的尺寸过薄时，超结器件的反向恢复改善的并不明显，也就是说隔离层300的厚度不能太薄。而且隔离层300的厚度不能太厚，以避免隔离层300的厚度过厚而影响超结器件的导通性能。申请人经过长期研究，发现当隔离层300沿衬底100的厚度方向的尺寸大于或等于5um，且小于或等于10um时，能够明显改善超结器件的反向恢复，而且对超结器件的导通性能的影响也较小。
在本申请的一些实施例中，隔离层300的导电离子的浓度大于或等于外延层200的导电离子的浓度，且隔离层300的导电离子的浓度小于衬底100的导电离子的浓度。在本实施例中，隔离层300的导电离子的浓度介于外延层200和衬底100的导电离子的浓度之间，以此使得超结器件中各个层结构的离子浓度在衬底100的厚度方向上形成阶梯分布。
在本申请一个具体的实施例中，衬底100为N+型，外延层200为N-型，多晶硅400为P型。也就是说，衬底100和外延层200均为N型，而且衬底100的掺杂浓度高于外延层200的掺杂浓度，多晶硅400为P型，如此，P型多晶硅400形成的P柱，以及N-型外延层200形成的N柱，在正向导通阶段，P柱与N柱之间能够形成横向电场，即形成电荷平衡。
如图4至图7b所示，本申请第二方面的实施例提出了一种超结器件的制作方法，超结器件包括cell区B和位于cell区B两侧的终端区A，用于制作如抵押方面任一实施例中的超结器件，制作方法的步骤包括：
提供衬底100，在衬底100上形成第一外延层201；
在第一外延层201远离衬底100的一侧形成第一沟槽211，并在第一沟槽211内形成第一多晶硅410；
在第一外延层201远离衬底100的一侧形成第二外延层202，在cell区B，在第二外延层202远离衬底100的一侧形成至少一个浮空区310；
在第二外延层202远离衬底100的一侧形成第三外延层203，在第三外延层203远离衬底100的一侧形成第二沟槽212，并在第二沟槽212内形成第二多晶硅420，位于cell区B的第二多晶硅420与浮空区310间隔设置；
其中，深沟槽210包括第一沟槽211和第二沟槽212，且第一沟槽211和第二沟槽212沿衬底100的厚度方向层叠设置，外延层200包括第一外延层201、第二外延层202和第三外延层203。
在本实施例中，如图4所示，首先，可以在衬底100上形成第一外延层201。接着，如图5所示，在第一外延层201远离衬底100的一侧形成第一沟槽211，并在第一沟槽211内填充多晶硅，以形成第一多晶硅410。接着，如图6a和6b所示，在超结器件的cell区B和终端区A，均在第一外延层201远离衬底100的一侧形成第二外延层202，其中，位于cell区B的第二外延层202可以当做隔离层300。如图6a所示，在超结器件的cell区B，当形成第二外延层202后，可以在第二外延层202上注入硼（B）以形成浮空区310，如此便能完成隔离层300与浮空区310的制作，此时如图6b所示，在超结器件的终端区A，无需形成浮空区310。接着，如图7a和7b所示，在超结器件的cell区B和终端区A，均在第二外延层202远离衬底100的一侧形成第三外延层203，在第三外延层203远离衬底100的一侧形成第二沟槽212，并在第二沟槽212内填充多晶硅，以形成第二多晶硅420。在本实施例中，第一沟槽211和第二沟槽212均可以称为深沟槽210，且第一沟槽211和第二沟槽212沿衬底100的厚度方向层叠设置，第一外延层201、第二外延层202和第三外延层203均可以称为外延层200。
根据本申请实施例中的制作方法制作而成的超结器件，位于cell区B的第二外延层202可以当做隔离层300，而且在cell区B的第二外延层202中设置有浮空区310，也就是说，在隔离层300中设置有浮空区310。隔离层300将多晶硅400分隔为互不接触的第一多晶硅410和第二多晶硅420，如此，随着超结器件反向耐压Vds的增大，超结结构快速耗尽，栅漏电容（Cgd，Capacitance of gate-drain）首先会大幅减小，然后再逐渐增大，也就是说，隔离层300的存在可以实现分段耗尽，这样顶部结构先耗尽，即可将电场阻断至隔离层300上方，降低栅漏电容Cgd的下降幅度，随着超结器件反向耐压Vds继续增大，底部结构再耗尽，以此增大栅漏电容Cgd，从而使开关过程中电流变化率di/dt和电压变化率dv/dt降低，如此，能够降低超结器件的电磁干扰噪声。此外，本申请实施例中的超结器件在隔离层300上还形成有浮空区310，由于隔离层300位于第一多晶硅410和第二多晶硅420之间，在超结器件导通或关闭过程中，第一多晶硅410和第二多晶硅420之间的电场强度显著降低，较易使得超结器件的耐压降低，通过设置浮空区310，在超结器件承压时，可以拉高第一多晶硅410和第二多晶硅420之间的电场强度，以此增大超结器件的耐压，而且，浮空区310没有连接任何电位，在超结器件反向恢复时，隔离层300不存在少子存储现象，超结器件的反向恢复也会得到改善。
在本申请的一些实施例中，在cell区B，第二多晶硅420与浮空区310隔离设置，在终端区A，第二多晶硅400与第一多晶硅410贴合设置。在本实施例中，如图7a和7b所示，在超结器件的cell区B和终端区A，第二沟槽212的深度有所不同，位于cell区B的第二沟槽212的深度小于位于终端区A的第二沟槽212的深度。而且，位于cell区B的第二多晶硅420与浮空区310互相间隔，位于终端区A的第二多晶硅420与第一多晶硅410互相接触。
在本申请的一些实施例中，浮空区310的数量为三个，在第一外延层201远离衬底100的一侧形成第二外延层202，在cell区B，在第二外延层202远离衬底100的一侧形成至少一个浮空区310的步骤包括：
在第一外延层201远离衬底100的一侧形成第二外延层202中的第一子层2021；
在cell区B，在第一子层2021远离第一多晶硅410的一侧注入P型离子以形成第一层浮空区310；
在第一子层2021远离衬底100的一侧形成第二外延层202中的第二子层2022；
在cell区B，在第二子层2022远离第一子层2021的一侧注入P型离子以形成第二层浮空区310；
在第二子层2022远离衬底100的一侧形成第二外延层202中的第三子层2023；
在cell区B，在第三子层2023远离第二子层2022的一侧注入P型离子以形成第三层浮空区310；
其中，第二外延层202包括第一子层2021、第二子层2022和第三子层2023。
在本实施例中，当浮空区310的数量为三个，且三个浮空区310沿衬底100的厚度方向依次层叠设置时，可以首先在在第一外延层201远离衬底100的一侧形成第二外延层202中的第一子层2021。接着，在cell区B，在第一子层2021远离第一多晶硅410的一侧注入P型离子，例如，可以在第一多晶硅410内注入硼（B）以形成第一层浮空区310。接着，便可以重复上述步骤，也就是说，接着在第一子层2021远离衬底100的一侧形成第二外延层202中的第二子层2022，在第二子层2022远离第一子层2021的一侧注入P型离子以形成第二层浮空区310。最后，在第二子层2022远离衬底100的一侧形成第二外延层202中的第三子层2023，在第三子层2023远离第二子层2022的一侧注入P型离子以形成第三层浮空区310。在本实施例中，第一子层2021、第二子层2022和第三子层2023共同形成超结器件的第二外延层202，如此，便可以完成三层浮空区310的制作。通过本申请实施例中的方法，还可以制作出两层或者四层以上结构的浮空区310，此处不再赘述。
本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。
根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
本发明是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本使用新型的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (6)

1.一种超结器件，所述超结器件包括cell区和位于所述cell区两侧的终端区，其特征在于，所述超结器件包括：
衬底以及设置在所述衬底一侧的外延层，所述衬底和所述外延层为第一导电类型，所述外延层远离所述衬底的一侧形成有深沟槽；
多晶硅，位于所述深沟槽，所述多晶硅为第二导电类型；
隔离层，位于所述外延层的cell区，所述隔离层为第一导电类型，且所述隔离层将所述多晶硅分为间隔设置的第一多晶硅和第二多晶硅，所述隔离层内形成有浮空区，所述浮空区与所述第一多晶硅以及所述第二多晶硅间隔设置，所述浮空区为第二导电类型；所述浮空区的数量为两个以上，两个以上所述浮空区在所述衬底的厚度方向上层叠设置，从位于所述cell区中间部位至位于所述cell区边缘部位，所述浮空区沿所述衬底的厚度方向的尺寸依次减小，所述隔离层沿所述衬底的厚度方向的尺寸大于5um，且小于或等于10um，所述隔离层的导电离子的浓度大于所述外延层的导电离子的浓度，且所述隔离层的导电离子的浓度小于所述衬底的导电离子的浓度。
2.根据权利要求1所述的超结器件，其特征在于，所述衬底为N+型，所述外延层为N-型，所述多晶硅为P型。
3.一种超结器件的制作方法，所述超结器件包括cell区和位于所述cell区两侧的终端区，其特征在于，制作如权利要求1至2中任一项所述的超结器件，所述制作方法的步骤包括：
提供衬底，在所述衬底上形成第一外延层；
在所述第一外延层远离所述衬底的一侧形成第一沟槽，并在所述第一沟槽内形成所述第一多晶硅；
在所述第一外延层远离所述衬底的一侧形成第二外延层，在所述cell区，在所述第二外延层远离所述衬底的一侧形成所述浮空区；
在所述第二外延层远离所述衬底的一侧形成第三外延层，在所述第三外延层远离所述衬底的一侧形成第二沟槽，并在所述第二沟槽内形成所述第二多晶硅，位于所述cell区的所述第二多晶硅与所述浮空区间隔设置；
其中，所述深沟槽包括第一沟槽和第二沟槽，且所述第一沟槽和所述第二沟槽沿所述衬底的厚度方向层叠设置，所述外延层包括第一外延层、第二外延层和第三外延层；所述浮空区的数量为两个以上，两个以上所述浮空区在所述衬底的厚度方向上层叠设置，从位于所述cell区中间部位至位于所述cell区边缘部位，所述浮空区沿所述衬底的厚度方向的尺寸依次减小，所述第二外延层沿所述衬底的厚度方向的尺寸大于5um，且小于或等于10um，所述第二外延层的导电离子的浓度大于所述第一外延层的导电离子的浓度，且所述第二外延层的导电离子的浓度小于所述衬底的导电离子的浓度。
4.根据权利要求3所述的超结器件的制作方法，其特征在于，在所述cell区，所述第二多晶硅与所述浮空区隔离设置，在所述终端区，所述第二多晶硅与所述第一多晶硅贴合设置。
5.根据权利要求4所述的超结器件的制作方法，其特征在于，所述浮空区的数量为三个，所述在所述第一外延层远离所述衬底的一侧形成第二外延层，在所述cell区，在所述第二外延层远离所述衬底的一侧形成浮空区的步骤包括：
在所述第一外延层远离所述衬底的一侧形成第二外延层中的第一子层；
在所述cell区，在所述第一子层远离所述第一多晶硅的一侧注入P型离子以形成第一层所述浮空区；
在所述第一子层远离所述衬底的一侧形成第二外延层中的第二子层；
在所述cell区，在所述第二子层远离所述第一子层的一侧注入P型离子以形成第二层所述浮空区；
在所述第二子层远离所述衬底的一侧形成第二外延层中的第三子层；
在所述cell区，在所述第三子层远离所述第二子层的一侧注入P型离子以形成第三层所述浮空区；
其中，所述第二外延层包括第一子层、第二子层和第三子层。
6.一种电子器件，其特征在于，包括根据权利要求1至2中任一项所述的超结器件。
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