CN116031303B - 超结器件及其制作方法和电子器件 - Google Patents

Abstract

本申请的实施例提出了一种超结器件及其制作方法和电子器件。超结器件包括衬底以及设置在衬底一侧的外延层、至少两个多晶硅、浮空区、第一栅氧结构和第二栅氧结构。其中，衬底和外延层均为第一导电类型；多晶硅位于外延层，多晶硅为第二导电类型；浮空区位于外延层内且位于其中两个多晶硅之间，浮空区为第二导电类型；第一栅氧结构位于浮空区远离衬底的一侧，且第一栅氧结构与浮空区间隔设置，第二栅氧结构位于外延层远离衬底的一侧。根据本申请实施例中的超结器件，通过设置第一栅氧结构和浮空区能够增加栅漏两级之间的相对面积，使得栅漏电容变大，能够降低超结器件在导通和关闭过程中的电流变化率di/dt和电压变化率dv/dt，改善EMI噪声问题。

Description

超结器件及其制作方法和电子器件

技术领域

本发明涉及半导体技术领域，尤其涉及一种超结器件及其制作方法和电子器件。

背景技术

相对于传统MOSFET (金属氧化物半导体场效应晶体管，Metal OxideSemiconductor Field Effect Transistor)，超结MOSFET在N-漂移区中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡；但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管(简称体二极管)，超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。

超结MOSFET应用在全桥等驱动电机应用电路中时，其体二极管起到续流作用。体二极管导通时，漂移区内存储着大量的空穴载流子。体二极管从导通状态到耐压状态切换的过程，需要排出体内存储的载流子，形成较大的反向电流。由于超结MOSFET在较低电压时漂移区已经完全耗尽，漂移区内载流子被排出，因此超结MOSFET体二极管反向恢复时的di/dt以及dv/dt极大，反向恢复特型较硬。高di/dt以及高dv/dt会导致严重的EMI（Electromagnetic Interference，电磁干扰噪声），加上系统中寄生电感的影响，高di/dt会导致高的电压过冲，这些都对应用系统造成不利影响。

发明内容

本发明提供了一种超结器件及其制作方法和电子器件，以改善超结器件在导通和关闭过程中的EMI噪声问题。

为解决上述技术问题，本发明采用如下技术方案：

本申请第一方面的实施例提出了一种超结器件，超结器件包括衬底以及设置在衬底一侧的外延层、至少两个多晶硅、浮空区、第一栅氧结构和第二栅氧结构。其中，衬底和外延层均为第一导电类型；多晶硅位于外延层，多晶硅为第二导电类型；浮空区位于外延层内且位于其中两个多晶硅之间，浮空区为第二导电类型；第一栅氧结构位于浮空区远离衬底的一侧，且第一栅氧结构与浮空区之间形成有隔离层，隔离层为第一导电类型，第二栅氧结构位于外延层远离衬底的一侧。

在本实施例中，第一导电类型与第二导电类型的导电类型相反，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。超结器件的衬底可以为N型也可以为P型，示例性的，当衬底为N型时，外延层也为N型，多晶硅即为P型，P型的多晶硅也可以称为P柱，浮空区也为P型，P型的浮空区也可以称为浮空P型柱，也就是说，在本实施例中，在外延层上形成交替排列的P型柱、N型柱、浮空P柱、N型柱以及另外一个P型柱。

在本实施例中，第一栅氧结构可以包括第一栅极和环绕在第一栅极外围的第一氧化层，第一氧化层使得第一栅极与外延层间隔设置，第二栅氧结构可以包括第二栅极和位于第二栅极与外延层之间的第二氧化层，第二氧化层使得第二栅极与外延层间隔设置。浮空区位于第一栅氧结构的底部，且浮空区与第一栅氧结构之间形成有隔离层，以此将浮空区与第一栅氧结构互相间隔。浮空区和多晶硅均为第二导电类型，隔离层为第一导电类型，因此浮空区可以为注入硼（B）或者磷（P）的多晶硅，当多晶硅为P型柱时，浮空区即为浮空P型柱，而隔离层与外延层均为第一导电类型，例如，隔离层与外延层可以均为N-型，如此，隔离层在本质上便相当于外延层的一部分。

根据本申请实施例中的超结器件，其包括第一栅氧结构和第二栅氧结构，相较于相关技术中的超结器件，本实施例中引入了第一栅氧结构，而且，在第一栅氧结构的底部设置有浮空区，浮空区与多晶硅均为第二导电类型，由于栅漏电容（Cgd，Capacitance ofgate-drain）与耗尽层的面积正相关，如此，通过设置第一栅氧结构能够增加栅漏两级之间的相对面积，使得栅漏电容（Cgd）变大，通过上述的公式得知，通过增大栅漏电容（Cgd）即可降低超结器件开通关断过程中电压过冲dv/dt 和电流过冲di/dt ，因此，本申请实施例中的超结器件能够降低超结器件在导通和关闭过程中的电流变化率di/dt和电压变化率dv/dt，进而改善超结器件在导通和关闭过程中的EMI噪声问题。

此外，根据本申请实施例中的超结器件还可以具有以下技术特征：

在本申请的一些实施例中，所述超结器件包括cell区和设置在所述cell区两侧的终端区，所述第一栅氧结构和所述浮空区均位于所述cell区。

在本申请的一些实施例中，所述超结器件还包括第二导电类型体区和第一导电类型区域，所述第二导电类型体区位于所述浮空区远离所述衬底的一侧，且所述第一栅氧结构位于所述第二导电类型体区内，所述第一导电类型区域位于所述第二导电类型体区内远离所述衬底的一侧。

在本申请的一些实施例中，所述第一栅氧结构包括第一栅极和第一氧化层，所述第一氧化层包覆所述第一栅极，其中，所述第一氧化层在所述衬底的厚度方向的尺寸为1000埃至20000埃。

在本申请的一些实施例中，所述超结器件还包括第一金属和第二金属，所述第一金属与所述第一栅氧结构的所述第一栅极连接，所述第二栅氧结构包括第二栅极和第二氧化层，所述第二金属与所述第二栅氧结构的所述第二栅极连接，且所述第一金属和所述第二金属互相间隔设置。

在本申请的一些实施例中，所述多晶硅沿所述衬底的水平方向的尺寸小于或等于所述浮空区沿所述衬底的水平方向的尺寸。

在本申请的一些实施例中，所述衬底为N+型，所述外延层为N-型，所述多晶硅和所述浮空区均为P型。

本申请第二方面的实施例提出了一种超结器件的制作方法，超结器件包括cell区和设置在cell区两侧的终端区，本实施例的制作方法用于制作如第一方面任一实施例中的超结器件，制作方法的步骤包括：

提供衬底，在所述衬底的一侧形成外延层；

在所述外延层上形成多个第一沟槽，在所述第一沟槽内形成多晶硅；

在cell区，刻蚀至少一个所述多晶硅形成第二沟槽；

在所述第二沟槽的底部形成隔离层，所述隔离层与所述外延层的材质相同，并在所述第二沟槽内形成第一栅氧结构；

在与所述第一栅氧结构相邻的所述多晶硅的远离所述衬底的一侧形成第二栅氧结构。

在本申请的一些实施例中，所述在与所述第一栅氧结构相邻的所述多晶硅的远离所述衬底的一侧形成第二栅氧结构之后的步骤，还包括：

在所述外延层远离所述衬底的一侧形成金属层；

刻蚀所述金属层，以形成第一金属和第二金属，其中，所述第一金属与所述第一栅氧结构连接，所述第二金属与所述第二栅氧结构连接。

本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。

根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

图1为本申请实施例中的超结器件的结构示意图；

图2为相关技术中的超结器件与本申请实施例中的超结器件在不同Vds下的Cgd曲线图；

图3为本申请其中一个实施例中的超结器件的结构示意图。

附图标记如下：

100、衬底；200、外延层；210、第一沟槽；220、第二沟槽；230、隔离层；310、多晶硅；320、浮空区；410、第一栅氧结构；411、第一栅极；412、第一氧化层；420、第二栅氧结构；421、第二栅极；422、第二氧化层；510、第二导电类型体区；520、第一导电类型区域；610、第一金属；620、第二金属。

具体实施方式

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

为了便于描述，可以在文中使用空间相对关系术语来描述如图中示出的一个元件或者特征相对于另一元件或者特征的关系，这些相对关系术语例如为“内部”、“外部”、“内侧”、“外侧”、“下面”、“下方”、“上面”、“上方”等。这种空间相对关系术语意于包括除图中描绘的方位之外的在使用或者操作中装置的不同方位。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示，本申请第一方面的实施例提出了一种超结器件，超结器件包括衬底100以及设置在衬底100一侧的外延层200、至少两个多晶硅310、浮空区320、第一栅氧结构410和第二栅氧结构420。其中，衬底100和外延层200均为第一导电类型；多晶硅310位于外延层200，多晶硅310为第二导电类型；浮空区320位于外延层200内且位于其中两个多晶硅310之间，浮空区320为第二导电类型；第一栅氧结构410位于浮空区320远离衬底100的一侧，且第一栅氧结构410与浮空区320之间形成有隔离层230，隔离层为第一导电类型，第二栅氧结构420位于外延层200远离衬底100的一侧。

在本实施例中，第一导电类型与第二导电类型的导电类型相反，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。超结器件的衬底100可以为N型也可以为P型，示例性的，当衬底100为N型时，外延层200也为N型，多晶硅310即为P型，P型的多晶硅310也可以称为P型柱，浮空区320也为P柱，P型的浮空区320也可以称为浮空P型柱，也就是说，在本实施例中，在外延层200上形成交替排列的P型柱、N型柱、浮空P柱、N型柱以及另外一个P型柱。

在本实施例中，第一栅氧结构410可以包括第一栅极411和环绕在第一栅极411外围的第一氧化层412，第一氧化层412使得第一栅极411与外延层200间隔设置，第二栅氧结构420可以包括第二栅极421和位于第二栅极421与外延层200之间的第二氧化层422，第二氧化层422使得第二栅极421与外延层200间隔设置。浮空区320位于第一栅氧结构410的底部，且浮空区320与第一栅氧结构410之间形成有隔离层230，以此将浮空区320与第一栅氧结构410互相间隔。浮空区320和多晶硅310均为第二导电类型，隔离层230为第一导电类型，因此浮空区可以为注入硼（B）或者磷（P）的多晶硅，当多晶硅310为P型柱时，浮空区320即为浮空P型柱，而隔离层230与外延层200均为第一导电类型，例如，隔离层230与外延层200可以均为N-型，如此，隔离层230在本质上便相当于外延层200的一部分。

为清楚说明本申请实施例的有益效果，现简单说明超结器件的各动态参数。

在相关技术中，超结器件在较低的Vds（Voltage of drain-source，源漏电压）的情况下，Vds基本施加横向的电场于P型柱和N型柱之间，使得在很低的Vds下，交替排列的P型柱和N型柱在横向电场的作用下很快发生耗尽，这会使器件的电容Ciss（输入电容），Crss（反向传输电容），Coss（输出电容）在小的Vds之下有很大的非线性。

其中，Ciss=Cgs+Cgd；

Coss=Cds+Cgd；

Crss=Cgd；

在上述公式中，Cgs为器件的栅源电容，Cgd为器件的栅漏电容，也称密勒电容/米勒电容，Cds为器件的源漏电容。

超结器件开关波形的振荡及其EMI性能与器件开关过程中电流变化率di/dt和电压变化率dv/dt紧密相关。

超结器件开通过程中di/dt等价于：

(Id+Irrm)/(Rg(Cgs+Cgd))；

关断过程中dv/dt等价于：

(Vcc+Vpk)/(Rg*Cgd)；

在上述公式中，Id为额定电流，Irrm为最大反向恢复电流，Rg为栅电阻，Vcc为漏极电压，Vpk为峰值电压。

从以上的公式中，可以得知，电压过冲dv/dt 和电流过冲di/dt均与栅电阻（Rg）和栅漏电容（Cgd）负相关，当栅电阻（Rg）和栅漏电容（Cgd）过小时，会导致超结器件开通关断过程中电压过冲dv/dt 和电流过冲di/dt 过大，因此栅漏电容（Cgd）是导致超结器件EMI噪声较大的主要因素，也就是说，通过增大栅漏电容（Cgd）即可降低超结器件开通关断过程中电压过冲dv/dt 和电流过冲di/dt。

根据本申请实施例中的超结器件，其包括第一栅氧结构410和第二栅氧结构420，相较于相关技术中的超结器件，本实施例中引入了第一栅氧结构410，而且，在第一栅氧结构410的底部设置有浮空区320，浮空区320与多晶硅310均为第二导电类型，由于栅漏电容（Cgd）与耗尽层的面积正相关，如此，通过设置第一栅氧结构410能够增加栅漏两级之间的相对面积，使得栅漏电容（Cgd）变大，通过上述的公式得知，通过增大栅漏电容（Cgd）即可降低超结器件开通关断过程中电压过冲dv/dt 和电流过冲di/dt ，因此，本申请实施例中的超结器件能够降低超结器件在导通和关闭过程中的电流变化率di/dt和电压变化率dv/dt，进而改善超结器件在导通和关闭过程中的EMI噪声问题。

如图2所示，为相关技术中的超结器件与本申请实施例中的超结器件在不同漏源电压（Vds）下的栅漏电容（Cgd）曲线图，其中，横向坐标为Vds（Voltage of drain-source，漏源电压），纵向坐标为栅漏电容（Cgd）。线条A为相关技术中超结器件在不同漏源电压（Vds）下的栅漏电容（Cgd）曲线图，线条B为本申请实施例中的超结器件在不同漏源电压（Vds）下的栅漏电容（Cgd）曲线图。在超结器件反向恢复阶段，本申请实施例中的超结器件的栅漏电容（Cgd）远大于相关技术中超结器件的栅漏电容（Cgd），以此降低超结器件在导通和关闭过程中的电流变化率di/dt和电压变化率dv/dt。

在本申请的一些实施例中，超结器件包括cell区和设置在cell区两侧的终端区，cell区也可以称为有源区，其能够为超结器件在导通时的电流流通提供通道，而终端区是利用在耗尽层中引入电荷来改变电场分布，降低内部的峰值电场来提高器件耐压。在本实施例中，位于终端区的浮空区与位于终端区的多晶硅P柱连接，并与超结器件的源极相连，以此调节cell区中浮空区两侧的电场，保证超结器件的耐压。

在本申请的一些实施例中，超结器件还包括第二导电类型体区510和第一导电类型区域520，第二导电类型体区510位于浮空区320远离衬底100的一侧，且第一栅氧结构410位于第二导电类型体区510内，第一导电类型区域520位于第二导电类型体区510内远离衬底100的一侧。

在本实施例中，请参照图1，超结器件还包括第二导电型体区和第一导电类型区域520，示例性的，当衬底100为N+型时，外延层200为N-型，此时，第二导电类型体区510为P型，P型的第二导电类型体区510也可以称为P型体区或P-body，在第二导电类型远离衬底100的一侧设置有第一导电类型区域520，此时，第一导电类型区域520可以为N+区，其也可以简称为N+。在超结器件导通时，第一栅氧结构410所处的P- body也参与导通，如此，可以使得超结器件在不增加面积的情况下，获得相同的导通电阻。

在本申请的一些实施例中，第一栅氧结构包括第一栅极411和第一氧化层412，第一氧化层412包覆第一栅极411，其中，第一氧化层412在衬底100的厚度方向的尺寸为1000埃（Å）至20000埃（Å）。在本实施例中，第一栅氧结构410可以包括第一栅极411和环绕在第一栅极411外围的第一氧化层412，第一氧化层412使得第一栅极411与外延层200间隔设置。在本实施例中，第一氧化层412在衬底100的厚度方向的尺寸介于1000埃（Å）至20000埃（Å）之间，通过调节第一氧化层412厚度能够调节增加电容栅漏电容Cgd的大小，第一氧化层412的厚度越薄，增加的栅漏电容电容Cgd越多，反之则越少。

在本申请的一些实施例中，超结器件还包括第一金属610和第二金属620，第一金属610与第一栅氧结构410的第一栅极411连接，第二栅氧结构420包括第二栅极421和第二氧化层422，第二金属620与第二栅氧结构420的第二栅极421连接，且第一金属610和第二金属620互相间隔设置。在本实施例中，第一金属610和第二金属620的材质可以相同，例如，在形成超结器件的第一栅氧结构410以后，可以在外延层200远离衬底100的一侧形成金属层，接着，通过刻蚀的方式将金属层分离，一部分与第一栅氧结构410的第一栅极411连接的金属层形成第一金属610，一部分与第二栅氧结构420的第二栅极421连接的金属层形成第二金属620。这样，能够简化超结器件的制作过程，以达到节约成本的目的。

在本申请的一些实施例中，多晶硅310沿衬底100的水平方向的尺寸小于或等于浮空区320沿衬底100的水平方向的尺寸。

在本实施例中，多晶硅310沿衬底100的水平方向的尺寸也可以称为多晶硅310的宽度，浮空区320沿衬底100的水平方向的尺寸也可以称为浮空区320的宽度，多晶硅310的宽度可以与浮空区320的宽度相同，多晶硅310的宽度也可以小于浮空区320的宽度。示例性的，当多晶硅310的宽度与浮空区320的宽度相同时，在制作超结器件的过程中，当在衬底100N+上形成外延层200N-后，可以在外延层200N-上刻蚀相同的深沟槽，并在深沟槽内形成多晶硅310，以形成P柱，接着，将P柱中的一部分刻蚀一半，以形成浅沟槽，最后在浅沟槽内沉积N-，最后在浅沟槽内形成第一栅氧结构410，被刻蚀掉一半的P柱便形成了浮空区320。也就是说，浮空区320可以通过相同的工艺进行制备，从而达到简化工艺的目的。当多晶硅310的宽度小于浮空区320的宽度时，在上述的制备方式中，可以将一部分深沟槽刻蚀的稍微宽一点，以形成浮空区320。

如图3所示，在本申请的一些实施例中，衬底100为N+型，外延层200为N-型，多晶硅310和浮空区320均为P型。在本实施例中，衬底100为N+型，也就是说衬底100为重度掺杂，外延层200为N-型，即外延层200为轻度掺杂，多晶硅310和浮空区320均为P型，P型的多晶硅310也称为P型柱，P型的浮空区320也称为浮空P型柱，这样，即可在N型的外延层200上形成交替排布的P型柱、N型柱、浮空P型柱、N型柱和P型柱。

本申请第二方面的实施例提出了一种超结器件的制作方法，超结器件包括cell区和设置在cell区两侧的终端区，本实施例中的制作方法用于制作如第一方面任一实施例中的超结器件，制作方法的步骤包括：

提供衬底100，在衬底100的一侧形成外延层200；

在外延层200上形成多个第一沟槽210，在第一沟槽210内形成多晶硅310；

在所述cell区，刻蚀至少一个多晶硅310形成第二沟槽220；

在第二沟槽220的底部形成隔离层230，隔离层230与外延层200的材质相同，并在第二沟槽220内形成第一栅氧结构410；

在与第一栅氧结构410相邻的多晶硅310的远离衬底100的一侧形成第二栅氧结构420。

在本实施例中，首先提供衬底100，接着在衬底100上形成外延层200，接着，在外延层200上形成多个第一沟槽210，并在第一沟内形成多晶硅310。在本实施例中，超结器件包括cell区和设置在cell区两侧的终端区，接着，刻蚀至少一个多晶硅310，该多晶硅310位于其中两个多晶硅310之间，刻蚀的多晶硅310的数量还可以为多个，以此在刻蚀的部位形成第二沟槽220，可以理解，此时无需刻蚀位于终端区的多晶硅310，以确保后续形成的浮空区320和源极电位一致。接着便可以在第二沟槽220内形成第一栅氧结构410，为了使得第一栅氧结构410与浮空区320隔开，此时，可以在第二沟槽220的底部形成隔离层230，隔离层230的材质与外延层200的材质相同，也就是说，隔离层230本质上相当于外延层200的一部分，这样，即可形成与浮空区320相间隔的第一栅氧结构410。最后，在与第一栅氧结构410相邻的多晶硅310的远离衬底100的一侧形成第二栅氧结构420。

根据本申请实施例中的制作方法制作而成的超结器件，超结器件包括第一栅氧结构410和第二栅氧结构420，相较于相关技术中的超结器件，本实施例中引入了第一栅氧结构410，而且，在第一栅氧结构410的底部设置有浮空区320，浮空区320与多晶硅310均为第二导电类型，由于栅漏电容（Cgd）与耗尽层的面积正相关，如此，通过设置第一栅氧结构410能够增加栅漏两级之间的相对面积，使得栅漏电容（Cgd）变大，通过上述的公式得知，通过增大栅漏电容（Cgd）即可降低超结器件开通关断过程中电压过冲dv/dt 和电流过冲di/dt，因此，本申请实施例中的超结器件能够降低超结器件在导通和关闭过程中的电流变化率di/dt和电压变化率dv/dt，进而改善超结器件在导通和关闭过程中的EMI噪声问题。

在本申请的一些实施例中，在与第一栅氧结构相邻的多晶硅310的远离衬底100的一侧形成第二栅氧结构420之后的步骤，还包括：

在外延层200远离衬底100的一侧形成金属层；

刻蚀金属层，以形成第一金属610和第二金属620，其中，第一金属610与第一栅氧结构410连接，第二金属620与第二栅氧结构420连接。

在本实施例中，第一金属610和第二金属620的材质可以相同，可以理解，在形成超结器件的第一栅氧结构410以后，可以在外延层200远离衬底100的一侧形成金属层，接着，通过刻蚀的方式将金属层分离，一部分与第一栅氧结构410连接的金属层形成第一金属610，一部分与第二栅氧结构420连接的金属层形成第二金属620。这样，能够简化超结器件的制作过程，以达到节约成本的目的。

本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。

根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。

本发明是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本使用新型的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (8)

1.一种超结器件，其特征在于，包括：

衬底以及设置在所述衬底一侧的外延层，所述衬底和所述外延层均为第一导电类型；

至少两个多晶硅，所述多晶硅位于所述外延层，所述多晶硅为第二导电类型；

浮空区，所述浮空区位于所述外延层内且位于其中两个所述多晶硅之间，所述浮空区为第二导电类型；

第一栅氧结构和第二栅氧结构，所述第一栅氧结构位于所述浮空区远离所述衬底的一侧，且所述第一栅氧结构与所述浮空区之间形成有隔离层，所述隔离层为第一导电类型，所述第二栅氧结构位于所述外延层远离所述衬底的一侧；

所述超结器件还包括第二导电类型体区和第一导电类型区域，所述第二导电类型体区位于所述浮空区远离所述衬底的一侧，且所述第一栅氧结构位于所述第二导电类型体区内，所述第一导电类型区域位于所述第二导电类型体区内远离所述衬底的一侧。

2.根据权利要求1所述的超结器件，其特征在于，所述超结器件包括cell区和设置在所述cell区两侧的终端区，所述第一栅氧结构和所述浮空区均位于所述cell区。

3.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括第一金属和第二金属，所述第一金属与所述第一栅氧结构电连接，所述第二金属与所述第二栅氧结构电连接，且所述第一金属和所述第二金属互相间隔设置。

4.根据权利要求1所述的超结器件，其特征在于，所述多晶硅沿所述衬底的水平方向的尺寸小于或等于所述浮空区沿所述衬底的水平方向的尺寸。

5.根据权利要求1所述的超结器件，其特征在于，所述衬底为N+型，所述外延层为N-型，所述多晶硅和所述浮空区均为P型。

6.一种超结器件的制作方法，其特征在于，制作如权利要求1至5中任一项所述的超结器件，所述制作方法的步骤包括：

提供衬底，在所述衬底的一侧形成外延层；

在所述外延层上形成多个第一沟槽，在所述第一沟槽内形成多晶硅；

刻蚀其中一个所述多晶硅形成第二沟槽；

在所述第二沟槽的底部形成隔离层，所述隔离层与所述外延层的材质相同，并在所述第二沟槽内形成第一栅氧结构；

在与所述第一栅氧结构相邻的所述多晶硅的远离所述衬底的一侧形成第二栅氧结构。

7.根据权利要求6所述的超结器件的制作方法，其特征在于，所述在与所述第一栅氧结构相邻的所述多晶硅的远离所述衬底的一侧形成第二栅氧结构之后的步骤，还包括：

在所述外延层远离所述衬底的一侧形成金属层；

刻蚀所述金属层，以形成第一金属和第二金属，其中，所述第一金属与所述第一栅氧结构连接，所述第二金属与所述第二栅氧结构连接。

8.一种电子器件，其特征在于，包括根据权利要求1至5中任一项所述的超结器件。