CN110416309A - 一种超结功率半导体器件及其制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体公开了一种超结功率半导体器件，包括：第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，第一导电类型漂移区内设置有第一导电类型柱、第二导电类型第一柱和第二导电类型第二柱，每个第二导电类型第二柱的两侧均与第二导电类型第一柱相邻；第二导电类型第一柱上设置有第二导电类型体区；第二导电类型体区的上方设置有第一栅电极，第二导电类型第二柱上方设置有第二栅电极，第一栅电极和第二栅电极被第二绝缘介质层间隔且电性连接。本发明还公开了一种超结功率半导体器件的制作方法。本发明提供的超结功率半导体器件可以改善超结半导体器件的开关特性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结功率半导体器件及超结功率半导体器件的制作方法。
背景技术
在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构MOSFET器件能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于漂移区内的超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压；当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低，超结MOSFET器件的导通电阻较普通VDMOS器件可以降低70%左右。
在器件开关过程中，由于超结结构中的P柱和N柱仅需要较低的漏极耐压（Vds）就会分别耗尽，导致超结MOSFET的密勒电容（Cgd）在几十伏的漏源电压下出现一个急剧的下降，并在此后维持一个较小值，密勒电容整体呈现明显的非线性特性。超结MOSFET的这种密勒电容的非线性特性，在器件开关过程中，极易造成栅极电压震荡，这种震荡会影响系统的稳定性和EMI特性，限制了超结MOSFET等器件的大范围使用。
在超结MOSFET的实际应用中，为改善超结MOSFET的开关特性，一般会采用在超结MOSFET周边增加分立的电阻、电容等方式，降低超结器件开关速度，但这些方法一方面会增加器件的开关损耗，另一方面周边器件的增加，会导致系统成本的上升，同时也会降低系统可靠性。
因此，如何改善超结半导体器件的开关特性成为本领域技术人员亟待解决的技术问题。
发明内容
本发明提供了一种超结功率半导体器件及超结功率半导体器件的制作方法，解决相关技术中存在的超结半导体器件的开关特性的问题。
作为本发明的第一个方面，提供一种超结功率半导体器件，包括：半导体基板，所述半导体基板包括第一导电类型衬底及位于所述第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区背离所述第一导电类型衬底的表面为所述半导体基板的第一主面，所述第一导电类型衬底背离所述第一导电类型漂移区的表面为所述半导体基板的第二主面，其中，
所述第一导电类型漂移区内设置有超结结构，所述超结结构包括第一导电类型柱、第二导电类型第一柱和第二导电类型第二柱，所述第一导电类型柱、第二导电类型第一柱和第二导电类型第二柱均沿所述第一主面指向所述第二主面的方向延伸，每个所述第二导电类型第二柱的两侧均与所述第二导电类型第一柱相邻，且被所述第一导电类型柱间隔，所述第二导电类型第一柱和所述第二导电类型第二柱电性连接；
所述第二导电类型第一柱上设置有第二导电类型体区，且所述第二导电类型体区位于所述第一导电类型漂移区内；
所述第二导电类型体区的上方设置有第一栅电极，所述第一栅电极被栅介质层和第二绝缘介质层包围，所述第二导电类型第二柱上方设置有第二栅电极，所述第二栅电极被第一绝缘介质层和第二绝缘介质层包围，所述第一栅电极和所述第二栅电极被所述第二绝缘介质层间隔且电性连接，所述第一绝缘介质层的厚度不小于所述栅介质层的厚度。
进一步地，所述第一绝缘介质层设置在所述第二导电类型第二柱上方且与所述第二导电类型第二柱接触。
进一步地，所述第二导电类型体区内设置有第一导电类型源区，所述第二绝缘介质层上设置源极金属，所述第二导电类型体区和所述第一导电类型源区与所述源极金属之间均为欧姆接触。
进一步地，所述第二主面上设置漏极金属，所述第一导电类型衬底与所述漏极金属之间欧姆接触。
进一步地，所述第一导电类型漂移区背离所述第一主面的表面与所述第一导电类型衬底背离所述第二主面的表面接触。
进一步地，所述第一栅电极包括平面栅电极或沟槽栅电极。
进一步地，所述第二导电类型第一柱的数量不小于第二导电类型第二柱的数量。
进一步地，所述超结功率半导体器件包括N型超结功率半导体器件和P型超结功率半导体器件，当所述超结功率半导体器件为所述N型超结功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述超结功率半导体器件为所述P型超结功率半导体器件时，第一导电类型为P型，第二导电类型为N型。
作为本发明的另一个方面，提供一种超结功率半导体器件的制作方法，其中，所述超结功率半导体器件的制作方法包括：
提到第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型漂移区，其中，所述第一导电类型漂移区背离所述第一导电类型衬底的表面为第一主面，所述第一导电类型衬底背离所述第一导电类型漂移区的表面为第二主面；
在所述第一主面上淀积掩膜层，并对所述掩膜层选择性刻蚀形成多个用于沟槽刻蚀的掩膜窗口，通过所述掩膜窗口在所述第一导电类型漂移区内形成多个第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽从所述第一主面向所述第一导电类型漂移区延伸，所述第二沟槽与两个第一沟槽相邻设置；
在所述第一沟槽和所述第二沟槽内均填充第二导电类型材料，在所述第一导电类型漂移区中所述第一沟槽形成第二导电类型第一柱，所述第二沟槽形成第二导电类型第二柱；
在所述第一主面上选择性注入第二导电类型离子，在所述第二导电类型第一柱上方形成第二导电类型体区；
在所述第二导电类型第二柱上方形成第一绝缘介质层；
在所述第一主面上形成栅介质层和栅材料层；
对所述栅介质层和栅材料层进行刻蚀，形成第一栅电极和第二栅电极；
在所述第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；
淀积绝缘介质层，形成第二绝缘介质层，并对所述第二绝缘介质层刻蚀，在第一导电类型源区和第二导电类型体区上形成接触孔，在所述接触孔内填充金属，形成源极金属；
在所述第二主面上淀积金属，形成漏极金属。
进一步地，所述掩膜层的制作材料包括LPTEOS、SiO2和Si3N4中的一种或多种。
通过上述超结功率半导体器件及其制作方法，由于第一栅电极和第二栅电极的间隔设计以及第一绝缘介质层的引入，有效降低了低漏极电压时的栅漏电容；在高漏极电压时，由于第二导电类型第二柱充分耗尽，对应位置无第二导电类型杂质剩余，则第二栅电极与漏极对应区域的电容转化为栅漏电容，导致高漏极电压下栅漏电容增加，因此有效的减小了器件开关过程中由低漏极电压到高漏极电压过程中的栅漏电容，即弥勒电容的变化幅度，可以有效的降低栅极震荡，减小器件工作时的电磁辐射。此外，低漏极电压时，第二导电类型第二柱与第二栅电极之间的电容为栅源电容，可以适当增加器件输入电容，调整开关速度，也会对降低器件工作时的电磁辐射有帮助。因此，本发明提供的超结功率半导体器件及其制作方法达到了在不增加成本以及不增加损耗的前提下改善超结功率半导体器件的开关特性的目的。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明实施例提供的超结功率半导体器件的剖面结构示意图。
图2为本发明实施例提供的形成硬掩模开口的剖视结构示意图。
图3为本发明实施例提供的形成第一深沟槽和第二深沟槽的剖视结构示意图。
图4为本发明实施例提供的形成第二导电类型第一柱和第二导电类型第二柱的剖视结构示意图。
图5为本发明实施例提供的形成第二导电类型体区的剖视结构示意图。
图6为本发明实施例提供的形成第一绝缘介质层的剖视结构示意图。
图7为本发明实施例提供的形成栅介质层和栅材料层的剖视结构示意图。
图8为本发明实施例提供的形成第一栅电极和第二栅电极的剖视结构示意图。
图9为本发明实施例提供的形成第一导电类型源区的剖视结构示意图。
图10 为本发明实施例提供的形成第二绝缘介质层、源极金属的剖视结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种超结功率半导体器件，图1是根据本发明实施例提供的超结功率半导体器件的截面结构示意图，如图1所示，包括：半导体基板，所述半导体基板包括第一导电类型衬底02及位于所述第一导电类型衬底02上的第一导电类型漂移区01，所述第一导电类型漂移区01背离所述第一导电类型衬底02的表面为所述半导体基板的第一主面001，所述第一导电类型衬底02背离所述第一导电类型漂移区01的表面为所述半导体基板的第二主面002，其中，
所述第一导电类型漂移区01内设置有超结结构，所述超结结构包括第一导电类型柱12、第二导电类型第一柱11a和第二导电类型第二柱11b，所述第一导电类型柱12、第二导电类型第一柱11a和第二导电类型第二柱11b均沿所述第一主面001指向所述第二主面002的方向延伸，每个所述第二导电类型第二柱11b的两侧均与所述第二导电类型第一柱11a相邻，且被所述第一导电类型柱12间隔，所述第二导电类型第一柱11a和所述第二导电类型第二柱11b电性连接；
所述第二导电类型第一柱11a上设置有第二导电类型体区13，且所述第二导电类型体区13位于所述第一导电类型漂移区01内；
所述第二导电类型体区13的上方设置有第一栅电极16a，所述第一栅电极16a被栅介质层15和第二绝缘介质层18包围，所述第二导电类型第二柱11b上方设置有第二栅电极16b，所述第二栅电极16b被第一绝缘介质层14和第二绝缘介质层18包围，所述第一栅电极16a和所述第二栅电极16b被所述第二绝缘介质层18间隔且电性连接，所述第一绝缘介质层14的厚度不小于所述栅介质层15的厚度
通过上述超结功率半导体器件，由于第一栅电极和第二栅电极的间隔设计以及第一绝缘介质层的引入，有效降低了低漏极电压时的栅漏电容；在高漏极电压时，由于第二导电类型第二柱充分耗尽，对应位置无第二导电类型杂质剩余，则第二栅电极与漏极对应区域的电容转化为栅漏电容，导致高漏极电压下栅漏电容增加，因此有效的减小了器件开关过程中由低漏极电压到高漏极电压过程中的栅漏电容，即弥勒电容的变化幅度，可以有效的降低栅极震荡，减小器件工作时的电磁辐射。此外，低漏极电压时，第二导电类型第二柱与第二栅电极之间的电容为栅源电容，可以适当增加器件输入电容，调整开关速度，也会对降低器件工作时的电磁辐射有帮助。因此，本实施例提供的超结功率半导体器件达到了在不增加成本以及不增加损耗的前提下改善超结功率半导体器件的开关特性的目的。
具体地，如图1所示，所述第一绝缘介质层14设置在所述第二导电类型第二柱11b上方且与所述第二导电类型第二柱11b接触。
具体地，所述第二导电类型体区13内设置有第一导电类型源区17，所述第二绝缘介质层18上设置源极金属19，所述第二导电类型体区13和所述第一导电类型源区17与所述源极金属19之间均为欧姆接触。
具体地，如图1所示，所述第二主面002上设置漏极金属20，所述第一导电类型衬底02与所述漏极金属20之间欧姆接触。
具体地，所述第一导电类型漂移区01背离所述第一主面001的表面与所述第一导电类型衬底02背离所述第二主面002的表面接触。
优选地，所述第一栅电极16a包括平面栅电极或沟槽栅电极。
具体地，所述第二导电类型第一柱11a的数量不小于第二导电类型第二柱11b的数量。
优选地，所述超结功率半导体器件包括N型超结功率半导体器件和P型超结功率半导体器件，当所述超结功率半导体器件为所述N型超结功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述超结功率半导体器件为所述P型超结功率半导体器件时，第一导电类型为P型，第二导电类型为N型。
需要说明的是，本实施例包括附图均以功率半导体器件为N型超结功率半导体器件为例进行说明的。
下面结合图1对本实施例提供的超结功率半导体器件及工作原理进行详细说明。
如图1所示，以N型平面栅型超结功率半导体器件为例，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括N+型衬底02及位于N+型衬底02上且邻接的N型漂移区01，所述N型漂移区01的上表面为半导体基板的第一主面001，所述N+型衬底02的下表面为半导体基板的第二主面002；
在器件截面上，所述N型漂移区01内设置有超结结构，所述超结结构由N型柱12和P型第一柱11a及P型第二柱11b交替排布而成，所述N型柱12和P型第一柱11a及P型第二柱11b沿着第一主面001指向第二主面002的方向延伸，任一P型第二柱11b两侧与P型第一柱11a相邻且被N型柱12分隔，P型第一柱11a与P型第二柱11b电性连通；在N型漂移区01内的P型第一柱11a上设有P型体区13，且P型体区13设于N型漂移区01，所述P型体区13内设有N+型源区17；在P型体区13上方设置有被栅介质层15和第二绝缘介质层18包围的第一栅电极16a， 在P型第二柱11b上部设置有被第一绝缘介质层14和第二绝缘介质层18包围的第二栅电极16b，第一栅电极16a和第二栅电极16b被第二绝缘介质层18分隔且电性连通；第一绝缘介质层14厚度不小于栅介质层15厚度。
具体地，P型体区13和N+型源区17与源极金属19欧姆接触，N+型衬底02与漏极金属20欧姆接触。
在截面方向上，P型第一柱11a的数量等于或大于P型第二柱11b的数量。
优选地，所述超结功率半导体器件包括MOS器件或IGBT器件
作为本发明的另一实施例，提供一种超结功率半导体器件的制作方法，其中，如图2至图10所示，以形成N型超结功率半导体器件为例，所述超结功率半导体器件的制作方法包括：
如图2所示，步骤一、提到第一导电类型衬底02，在所述第一导电类型衬底02上生长第一导电类型漂移区01，其中，所述第一导电类型漂移区01背离所述第一导电类型衬底02的表面为第一主面001，所述第一导电类型衬底02背离所述第一导电类型漂移区01的表面为第二主面002；
具体地，提供一半导体基板，所述半导体基板包括N+型衬底02及位于N+型衬底02上且邻接的N型漂移区01，所述N型漂移区01的上表面为半导体基板的第一主面001，所述N+型衬底02的下表面为半导体基板的第二主面002；在第一主面001上淀积硬掩膜层21，选择性地刻蚀硬掩膜层21，形成多个用于沟槽刻蚀的硬掩膜窗口。
优选地，所述硬掩膜层的材料包括LPTEOS或SiO2或Si3N4。
应当理解的是，所述硬掩膜层的材料不限于上述几种，还可以包括其他可以实现的材料，此处不做限定。
如图3所示，步骤二、在所述第一主面001上淀积掩膜层，并对所述掩膜层选择性刻蚀形成多个用于沟槽刻蚀的掩膜窗口，通过所述掩膜窗口在所述第一导电类型漂移区内形成多个第一沟槽21a和第二沟槽21b，所述第一沟槽21a和所述第二沟槽21b从所述第一主面001向所述第一导电类型漂移区01延伸，所述第二沟槽21b与两个第一沟槽21a相邻设置；
具体地，通过硬掩膜层的掩蔽，在第一主面的表面利用各向异性刻蚀方法进行刻蚀，在N型漂移区01内形成多个第一沟槽21a和第二沟槽21b，所述第一沟槽21a和第二沟槽21b从第一主面001向N型漂移区01延伸，形成第一沟槽21a和第二沟槽21b，第二沟槽21b与两个第一沟槽21a相邻；第一沟槽21a和第二沟槽21b具有相同的深度、宽度和间距。
如图4所示，步骤三、在所述第一沟槽21a和所述第二沟槽21b内均填充第二导电类型材料，在所述第一导电类型漂移区01中所述第一沟槽21a形成第二导电类型第一柱11a，所述第二沟槽21b形成第二导电类型第二柱11b；
具体地，在第一沟槽21a和第二沟槽21b内填充P型半导体材料，然后去除硬掩膜层21，在N型漂移区01中形成P型第一柱11a及P型第二柱11b。
如图5所示，步骤四、在所述第一主面001上选择性注入第二导电类型离子，在所述第二导电类型第一柱11a上方形成第二导电类型体区13；
具体地，通过光刻版的遮挡，在半导体基板的第一主面001上选择性注入P型离子，然后推阱，在P型第一柱11a上方形成P型体区13
如图6所示，步骤五、在所述第二导电类型第二柱11b上方形成第一绝缘介质层14；
具体地，在半导体基板的第一主面001上使用公知的半导体工艺热氧化或淀积、刻蚀等工艺，在P型第二柱11b上方形成第一绝缘介质层14，第一绝缘介质层14材料包括SiO2。
如图7所示，步骤六、在所述第一主面001上形成栅介质层15和栅材料层16；
具体地，在的半导体基板的第一主面001上形成栅介质层15和栅材料层16；通常栅介质层15可以是SiO2，栅材料层16可以是掺杂多晶硅等。
如图8所示，步骤七、对所述栅介质层15和栅材料层16进行刻蚀，形成第一栅电极16a和第二栅电极16b；
具体地，通过光刻版的遮挡，对第一主面的栅介质层15和栅材料层16进行刻蚀，形成第一栅电极16a和第二栅电极16b。
如图9所示，步骤八、在所述第二导电类型体区13内注入第一导电类型离子，形成第一导电类型源区17；
具体地，通过光刻版的遮挡，在P型体区13内注入N型离子，形成N+型源区17。
如图10所示，步骤九、淀积绝缘介质层，形成第二绝缘介质层18，并对所述第二绝缘介质层18刻蚀，在第一导电类型源区17和第二导电类型体区13上形成接触孔，在所述接触孔内填充金属，形成源极金属19；在所述第二主面002上淀积金属，形成漏极金属20；
具体地，在表面淀积绝缘介质层，形成第二绝缘介质层18，所述第二绝缘介质层18的材料为SiO2或BPSG；通过光刻版的遮挡，对第二绝缘介质层进行刻蚀，第一导电类型源区和第二导电类型体区上形成接触孔，在接触孔内填充金属，形成源极金属19，在半导体基板的第二主面上淀积金属，形成漏极金属20。
通过上述超结功率半导体器件的制作方法制得的超结功率半导体器件，由于第一栅电极和第二栅电极的间隔设计以及第一绝缘介质层的引入，有效降低了低漏极电压时的栅漏电容；在高漏极电压时，由于第二导电类型第二柱充分耗尽，对应位置无第二导电类型杂质剩余，则第二栅电极与漏极对应区域的电容转化为栅漏电容，导致高漏极电压下栅漏电容增加，因此有效的减小了器件开关过程中由低漏极电压到高漏极电压过程中的栅漏电容，即弥勒电容的变化幅度，可以有效的降低栅极震荡，减小器件工作时的电磁辐射。此外，低漏极电压时，第二导电类型第二柱与第二栅电极之间的电容为栅源电容，可以适当增加器件输入电容，调整开关速度，也会对降低器件工作时的电磁辐射有帮助。
本实施例中对应的第一栅电极为平面栅结构，值得注意的是，本实施例还适用于沟槽栅器件功率MOSFET结构，或MOSFET器件以外的IGBT半导体器件。
本发明提供的超结功率半导体器件，由于第一栅电极16a和第二栅电极16b的分离设计以及第一绝缘介质层14的引入，有效降低了低漏极电压时的栅漏电容；在高漏极电压时，由于P型第二柱11b充分耗尽，对应位置无P型杂质剩余，则第二栅电极16b与漏极对应区域的电容转化为栅漏电容，导致高漏极电压下栅漏电容增加，因此有效的减小了器件开关过程中由低漏极电压到高漏极电压过程中的栅漏电容，即弥勒电容的变化幅度，可以有效的降低栅极震荡，减小器件工作时的电磁辐射。此外，低漏极电压时，P型第二柱11b与第二栅电极16b之间的电容为栅源电容，可以适当增加器件输入电容，调整开关速度，也会对降低器件工作时的电磁辐射有帮助。经过仿真分析，在高压器件中，由于本发明提供的超结功率半导体器件所造成的沟道密度降低对器件导通电阻的影响基本可以忽略。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种超结功率半导体器件，包括：半导体基板，所述半导体基板包括第一导电类型衬底及位于所述第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区背离所述第一导电类型衬底的表面为所述半导体基板的第一主面，所述第一导电类型衬底背离所述第一导电类型漂移区的表面为所述半导体基板的第二主面，其特征在于，
所述第一导电类型漂移区内设置有超结结构，所述超结结构包括第一导电类型柱、第二导电类型第一柱和第二导电类型第二柱，所述第一导电类型柱、第二导电类型第一柱和第二导电类型第二柱均沿所述第一主面指向所述第二主面的方向延伸，每个所述第二导电类型第二柱的两侧均与所述第二导电类型第一柱相邻，且被所述第一导电类型柱间隔，所述第二导电类型第一柱和所述第二导电类型第二柱电性连接；
所述第二导电类型第一柱上设置有第二导电类型体区，且所述第二导电类型体区位于所述第一导电类型漂移区内；
所述第二导电类型体区的上方设置有第一栅电极，所述第一栅电极被栅介质层和第二绝缘介质层包围，所述第二导电类型第二柱上方设置有第二栅电极，所述第二栅电极被第一绝缘介质层和第二绝缘介质层包围，所述第一栅电极和所述第二栅电极被所述第二绝缘介质层间隔且电性连接，所述第一绝缘介质层的厚度不小于所述栅介质层的厚度。
2.根据权利要求1所述的超结功率半导体器件，其特征在于，所述第一绝缘介质层设置在所述第二导电类型第二柱上方且与所述第二导电类型第二柱接触。
3.根据权利要求1所述的超结功率半导体器件，其特征在于，所述第二导电类型体区内设置有第一导电类型源区，所述第二绝缘介质层上设置源极金属，所述第二导电类型体区和所述第一导电类型源区与所述源极金属之间均为欧姆接触。
4.根据权利要求1所述的超结功率半导体器件，其特征在于，所述第二主面上设置漏极金属，所述第一导电类型衬底与所述漏极金属之间欧姆接触。
5.根据权利要求1所述的超结功率半导体器件，其特征在于，所述第一导电类型漂移区背离所述第一主面的表面与所述第一导电类型衬底背离所述第二主面的表面接触。
6.根据权利要求1至5中任意一项所述的超结功率半导体器件，其特征在于，所述第一栅电极包括平面栅电极或沟槽栅电极。
7.根据权利要求1至5中任意一项所述的超结功率半导体器件，其特征在于，所述第二导电类型第一柱的数量不小于第二导电类型第二柱的数量。
8.根据权利要求1至5中任意一项所述的超结功率半导体器件，其特征在于，所述超结功率半导体器件包括N型超结功率半导体器件和P型超结功率半导体器件，当所述超结功率半导体器件为所述N型超结功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述超结功率半导体器件为所述P型超结功率半导体器件时，第一导电类型为P型，第二导电类型为N型。
9.一种超结功率半导体器件的制作方法，其特征在于，所述超结功率半导体器件的制作方法包括：
提到第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型漂移区，其中，所述第一导电类型漂移区背离所述第一导电类型衬底的表面为第一主面，所述第一导电类型衬底背离所述第一导电类型漂移区的表面为第二主面；
在所述第一主面上淀积掩膜层，并对所述掩膜层选择性刻蚀形成多个用于沟槽刻蚀的掩膜窗口，通过所述掩膜窗口在所述第一导电类型漂移区内形成多个第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽从所述第一主面向所述第一导电类型漂移区延伸，所述第二沟槽与两个第一沟槽相邻设置；
在所述第一沟槽和所述第二沟槽内均填充第二导电类型材料，在所述第一导电类型漂移区中所述第一沟槽形成第二导电类型第一柱，所述第二沟槽形成第二导电类型第二柱；
在所述第一主面上选择性注入第二导电类型离子，在所述第二导电类型第一柱上方形成第二导电类型体区；
在所述第二导电类型第二柱上方形成第一绝缘介质层；
在所述第一主面上形成栅介质层和栅材料层；
对所述栅介质层和栅材料层进行刻蚀，形成第一栅电极和第二栅电极；
在所述第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；
淀积绝缘介质层，形成第二绝缘介质层，并对所述第二绝缘介质层刻蚀，在第一导电类型源区和第二导电类型体区上形成接触孔，在所述接触孔内填充金属，形成源极金属；
在所述第二主面上淀积金属，形成漏极金属。
10.根据权利要求9所述的超结功率半导体器件的制作方法，其特征在于，所述掩膜层的制作材料包括LPTEOS、SiO2和Si3N4中一种或多种。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023045414A1 (zh) * | 2021-09-26 | 2023-03-30 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| CN116031303A (zh) * | 2023-02-09 | 2023-04-28 | 上海功成半导体科技有限公司 | 超结器件及其制作方法和电子器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130036501A (ko) * | 2011-10-04 | 2013-04-12 | 주식회사 원코아에이 | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 |
| CN203659870U (zh) * | 2013-10-30 | 2014-06-18 | 英飞凌科技奥地利有限公司 | 超结器件和包括该超结器件的半导体结构 |
| CN105448997A (zh) * | 2016-01-13 | 2016-03-30 | 无锡新洁能股份有限公司 | 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法 |
| CN107342326A (zh) * | 2017-07-04 | 2017-11-10 | 无锡新洁能股份有限公司 | 一种降低导通电阻的功率半导体器件及制造方法 |
| CN210156383U (zh) * | 2019-08-29 | 2020-03-17 | 无锡新洁能股份有限公司 | 一种超结功率半导体器件 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130036501A (ko) * | 2011-10-04 | 2013-04-12 | 주식회사 원코아에이 | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 |
| CN203659870U (zh) * | 2013-10-30 | 2014-06-18 | 英飞凌科技奥地利有限公司 | 超结器件和包括该超结器件的半导体结构 |
| CN105448997A (zh) * | 2016-01-13 | 2016-03-30 | 无锡新洁能股份有限公司 | 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法 |
| CN107342326A (zh) * | 2017-07-04 | 2017-11-10 | 无锡新洁能股份有限公司 | 一种降低导通电阻的功率半导体器件及制造方法 |
| CN210156383U (zh) * | 2019-08-29 | 2020-03-17 | 无锡新洁能股份有限公司 | 一种超结功率半导体器件 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023045414A1 (zh) * | 2021-09-26 | 2023-03-30 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| CN116031303A (zh) * | 2023-02-09 | 2023-04-28 | 上海功成半导体科技有限公司 | 超结器件及其制作方法和电子器件 |
| CN116031303B (zh) * | 2023-02-09 | 2023-11-21 | 上海功成半导体科技有限公司 | 超结器件及其制作方法和电子器件 |
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| Publication number | Publication date |
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