CN207474468U - 一种具有渐变氧化层的屏蔽栅mos结构 - Google Patents
一种具有渐变氧化层的屏蔽栅mos结构 Download PDFInfo
- Publication number
- CN207474468U CN207474468U CN201721437323.2U CN201721437323U CN207474468U CN 207474468 U CN207474468 U CN 207474468U CN 201721437323 U CN201721437323 U CN 201721437323U CN 207474468 U CN207474468 U CN 207474468U
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- type
- gradual change
- shield grid
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000001413 cellular effect Effects 0.000 claims description 12
- 210000000746 body region Anatomy 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 15
- 238000000407 epitaxy Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本实用新型提出一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于，在所述第一导电类型外延层的沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括渐变氧化层及渐变氧化层包裹的屏蔽栅；本实用新型提出的屏蔽栅MOS结构，屏蔽栅两侧的氧化层的结构采用渐变氧化层，可提高器件耐压，降低导通电阻，同时可降低器件的寄生电容，优化器件的开关特性，同时可减小芯片面积，节约成本。
Description
技术领域
本实用新型涉及一种MOSFET器件结构，尤其一种具有渐变氧化层的屏蔽栅MOS结构，属于MOSFET技术领域。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
如图1所示，为传统Trench MOSFET器件结构，如图2所示，为传统的屏蔽栅MOS结构，两种结构的耐压能力是表征器件性能的关键参数，也一直都是人们关注的重点，且传统的屏蔽栅MOS结构的屏蔽栅两侧为厚氧化层15，且厚氧化层中的氧化层厚度上下均一致，这样使得漂移区存在两个电场峰值，一个是在P型体区9和N型外延层2交界处，另一个是在沟槽4的底部，中间部分的电场会较低，这样两个两个电场峰值处在器件耐压时极易发生击穿，影响器件的耐压能力。
发明内容
本实用新型的目的在于克服现有屏蔽栅MOSFET器件缺点的基础上，提出一种性能优良的屏蔽栅MOSFET器件结构及其制作方法，该结构屏蔽栅采用倒梯形结构，且屏蔽栅两侧采用渐变氧化层，这样不仅能提高器件的耐压能力，且能降低器件的导通电阻，同时降低器件的寄生电容，优化器件的开关特性。
为实现以上技术目的，本实用新型的技术方案是：一种具有渐变氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为半导体基板的第一主面，第一导电类型重掺杂衬底的下表面为半导体基板的第二主面，在第一导电类型外延层内沿着第一主面指向第二主面的方向设有沟槽，所述沟槽两侧均设有第二导电类型体区，所述第二导电类型体区设于第一导电类型外延层内，且内部设有第一导电类型源极区，所述第一导电类型源极区位于沟槽左右两侧且邻接，在所述沟槽和第一导电类型源极区上方设有绝缘介质层，所述绝缘介质层两侧设有源极接触孔，所述源极接触孔内填充有金属，形成源极金属，所述源极金属穿过源极接触孔与第二导电类型体区接触，且与第一导电类型源极区欧姆接触，其特征在于，所述沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括渐变氧化层及渐变氧化层包裹的屏蔽栅。
进一步地，所述屏蔽栅的形状为倒梯形，所述倒梯形的侧壁与底部的夹角为80°~90°，所述屏蔽栅的深度为3~7um。
进一步地，渐变氧化层中的氧化层最薄处为1000A~5000A，最厚处为6000A~10000A。
进一步地，所述栅极导电多晶硅和屏蔽栅间氧化层的厚度为2000A~4000A。
进一步地，所述源极金属和栅极导电多晶硅之间通过绝缘介质层隔开。
进一步地，所述沟槽的深度为4~ 8um。
进一步地，对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
为了进一步实现以上技术目的，本实用新型还提出一种具有渐变氧化层的屏蔽栅MOS结构的制作方法，其特征在于，包括如下步骤：
步骤一. 提供第一导电类型重掺杂衬底，在所述第一导电类型重掺杂衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，第一导电类型重掺杂衬底的下表面为第二主面；
步骤二. 通过图形化掩膜层的遮挡，对第一主面进行刻蚀，在第一导电类型外延层内形成沟槽，并去除掩膜层；
步骤三. 采用热氧化或HDP工艺，在沟槽中生长氧化层，所述氧化层填满沟槽；
步骤四. 通过图形化光刻板的遮挡，对沟槽内的氧化层进行刻蚀，并控制横向和纵向刻蚀的比率，在沟槽内形成倒梯形槽，并去除光刻板；
步骤五. 在第一主面及倒梯形槽中淀积多晶硅，并对多晶硅进行回刻，只保留倒梯形槽下部的多晶硅，形成屏蔽栅；
步骤六. 采用湿法刻蚀工艺，对沟槽内氧化层进行刻蚀，控制刻蚀的深度，去除屏蔽栅上方的氧化层，在屏蔽栅两侧形成渐变氧化层；
步骤七. 采用热氧化工艺，在和沟槽内生长一层氧化层，在沟槽内的屏蔽栅上方形成槽体，所述槽体两侧的氧化层为栅氧化层；
步骤八. 在槽体内淀积多晶硅，所述多晶硅填满槽体，所述槽体内的多晶硅为栅极导电多晶硅；
步骤九. 在图形化光刻板的遮挡下，在沟槽两侧先后注入第二导电类型杂质和第一导电类型杂质，推阱后，先后形成第二导电类型体区和第一导电类型源极区；
步骤十. 在第一主面上淀积绝缘介质层，对绝缘介质层进行刻蚀，在第二导电类型体区上方形成穿通第一导电类型源极区的源极接触孔；
步骤十一. 在源极接触孔内填充金属，并对金属进行刻蚀，形成源极金属。
进一步地，所述步骤三中，在第一主面和沟槽中均生长一层厚氧化层，再通过湿法腐蚀去除第一主面上的厚氧化层，只保留沟槽中的氧化层。
进一步地，所述步骤七中，热氧化法生长的氧化层同时也覆盖在第一主面上；所述步骤八中的多晶硅同时也淀积在第一主面上方的氧化层上，然后对第一主面上的多晶硅和氧化层进行刻蚀，使第一主面裸露出来。
从以上描述可以看出，本发明的有益效果在于：
1）本实用新型器件通过在屏蔽栅两侧设置渐变氧化层，可提高器件耐压；
2）与传统屏蔽栅器件相比，本实用新型器件具有更低的导通电阻；
3）与传统屏蔽栅器件相比，实用新型器件可减小芯片面积，节约成本。
附图说明
图1为现有技术的Trench MOSFET单元体的剖面结构示意图。
图2为现有技术的屏蔽栅MOSFET单元体的剖面结构示意图。
图3为本发明的屏蔽栅MOSFET单元体的剖面结构示意图。
图4为本发明实施例中沟槽形成的剖面结构示意图。
图5为本发明实施例中沟槽内填充厚氧化层的剖面结构示意图。
图6为本发明实施例中倒梯形槽形成13的剖面结构示意图。
图7为本发明实施例中屏蔽栅形成的剖面结构示意图。
图8为本发明实施例中渐变氧化层形成的剖面结构示意图。
图9为本发明实施例中栅氧化层形成的剖面结构示意图。
图10为本发明实施例中栅极导电多晶硅形成的剖面结构示意图。
附图说明：1-第一导电类型重掺杂衬底、2-第一导电类型外延层、3-渐变氧化层、4-沟槽、5-屏蔽栅、6-源极接触孔、7-栅极导电多晶硅、8-栅氧化层、9-第二导电类型体区、10-第一导电类型源极区、11-绝缘介质层、12-源极金属、13-倒梯形槽、14-槽体、15-厚氧化层、001-第一主面、002-第二主面。
具体实施方式
下面结合具体实施例和附图对本实用新型作进一步说明。
根据附图3所述，本实用新型实施例的屏蔽栅MOS结构以N型导电为例，一种具有渐变氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括半导体基板，所述半导体基板包括N型重掺杂衬底1及位于N型重掺杂衬底1上的N型外延层2，所述N型外延层2的上表面为半导体基板的第一主面001，N型重掺杂衬底1的下表面为半导体基板的第二主面002，在N型外延层2内沿着第一主面001指向第二主面002的方向设有沟槽4，所述沟槽4两侧均设有P型体区9，所述P型体区9设于N型外延层2内，且内部设有N型源极区10，所述N型源极区10位于沟槽4左右两侧且邻接，在所述沟槽4和N型源极区10上方设有绝缘介质层11，所述绝缘介质层11两侧设有源极接触孔6，所述源极接触孔6内填充有金属，形成源极金属12，所述源极金属12穿过源极接触孔6与P型体区9接触，且与N型源极区10欧姆接触，所述源极金属12和栅极导电多晶硅7之间通过绝缘介质层11隔开，其特征在于，所述沟槽4分为上下两部分，上部分包括栅极导电多晶硅7和位于栅极导电多晶硅7两侧的栅氧化层8，下部分包括渐变氧化层3及渐变氧化层3包裹的屏蔽栅5，所述屏蔽栅5的形状为倒梯形，所述倒梯形的侧壁与底部的夹角为80°~90°，所述屏蔽栅5的深度为3~7um。
本实用新型实施例中所述沟槽4的深度为4~ 8um，所述渐变氧化层3中的氧化层最薄处为1000A~5000A，最厚处为6000A~10000A，且最后处与最薄处相差约5000A，所述栅极导电多晶硅7和屏蔽栅5间氧化层的厚度为2000A~4000A。
以上实施例中的具有渐变氧化层的屏蔽栅MOS结构的制作方法，其特征在于，包括如下步骤：
步骤一. 提供N型重掺杂衬底1，在所述N型重掺杂衬底1上生长N型外延层2，所述N型外延层2的上表面为第一主面001，N型重掺杂衬底1的下表面为第二主面002；
如图4所示，步骤二. 通过图形化掩膜层的遮挡，对第一主面001进行刻蚀，在N型外延层2内形成沟槽4，并去除掩膜层；
如图5所示，步骤三. 采用热氧化或HDP工艺，在沟槽4中生长氧化层，所述氧化层填满沟槽4；
所述步骤三中，在第一主面001和沟槽4中均生长一层厚氧化层，再通过湿法腐蚀去除第一主面001上的厚氧化层，只保留沟槽4中的氧化层。
如图6所示，步骤四. 通过图形化光刻板的遮挡，对沟槽4内的氧化层进行刻蚀，并控制横向和纵向刻蚀的比率，在沟槽4内形成倒梯形槽13，并去除光刻板；
如图7所示，步骤五. 在第一主面001及倒梯形槽13中淀积多晶硅，并对多晶硅进行回刻，只保留倒梯形槽13下部的多晶硅，形成屏蔽栅5；
如图8所示，步骤六. 采用湿法刻蚀工艺，对沟槽4内氧化层进行刻蚀，控制刻蚀的深度，去除屏蔽栅5上方的氧化层，在屏蔽栅5两侧形成渐变氧化层3；
如图9所示，步骤七. 采用热氧化工艺，在和沟槽4内生长一层氧化层，在沟槽4内的屏蔽栅5上方形成槽体14，所述槽体14两侧的氧化层为栅氧化层8；
如图10所示，步骤八. 在槽体14内淀积多晶硅，所述多晶硅填满槽体14，所述槽体14内的多晶硅为栅极导电多晶硅7；
所述步骤七中，热氧化法生长的氧化层同时也覆盖在第一主面001上；所述步骤八中的多晶硅同时也淀积在第一主面001上方的氧化层上，然后对第一主面001上的多晶硅和氧化层进行刻蚀，使第一主面001裸露出来。
步骤九. 在图形化光刻板的遮挡下，在沟槽4两侧先后注入P型杂质和N型杂质，推阱后，先后形成P型体区9和N型源极区10；
步骤十. 在第一主面001上淀积绝缘介质层11，对绝缘介质层11进行刻蚀，在P型体区9上方形成穿通N型源极区10的源极接触孔；
步骤十一. 在源极接触孔内填充金属，并对金属进行刻蚀，形成源极金属12。
与传统屏蔽栅结构相比，本实用新型的器件在承受耐压时，具有更高的击穿电压：本实用新型采用渐变氧化层3，会极大的优化P型体区9和沟槽4底部之间区域的电场分布，使两个峰值电场之间的电场分布变得更加平缓均匀，器件耐压时峰值处不易被击穿，因此可以有效提高器件的击穿电压；
本实用新型器件导通后，与传统屏蔽栅结构相比，相同耐压的情况下，本实用新型器件可采用更高掺杂的N型外延层2，降低了N型外延层2的电阻，从而降低器件导通电阻；基于以上，该器件具有更小的芯片面积，提升了器件的性价比。
Claims (7)
1.一种具有渐变氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，所述MOSFET器件单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底（1）及位于第一导电类型重掺杂衬底（1）上的第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为半导体基板的第一主面（001），第一导电类型重掺杂衬底（1）的下表面为半导体基板的第二主面（002），在第一导电类型外延层（2）内沿着第一主面（001）指向第二主面（002）的方向设有沟槽（4），所述沟槽（4）两侧均设有第二导电类型体区（9），所述第二导电类型体区（9）设于第一导电类型外延层（2）内，且内部设有第一导电类型源极区（10），所述第一导电类型源极区（10）位于沟槽（4）左右两侧且邻接，在所述沟槽（4）和第一导电类型源极区（10）上方设有绝缘介质层（11），所述绝缘介质层（11）两侧设有源极接触孔（6），所述源极接触孔（6）内填充有金属，形成源极金属（12），所述源极金属（12）穿过源极接触孔（6）与第二导电类型体区（9）接触，且与第一导电类型源极区（10）欧姆接触，其特征在于，所述沟槽（4）分为上下两部分，上部分包括栅极导电多晶硅（7）和位于栅极导电多晶硅（7）两侧的栅氧化层（8），下部分包括渐变氧化层（3）及渐变氧化层（3）包裹的屏蔽栅（5）。
2.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：所述屏蔽栅（5）的形状为倒梯形，所述倒梯形的侧壁与底部的夹角为80°~90°，所述屏蔽栅（5）的深度为3~7um。
3.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：渐变氧化层（3）中的氧化层最薄处为1000A~5000A，最厚处为6000A~10000A。
4.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：所述栅极导电多晶硅（7）和屏蔽栅（5）间氧化层的厚度为2000A~4000A。
5.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：所述源极金属（12）和栅极导电多晶硅（7）之间通过绝缘介质层（11）隔开。
6.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：所述沟槽（4）的深度为4~ 8um。
7.根据权利要求1所述的一种具有渐变氧化层的屏蔽栅MOS结构，其特征在于：对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721437323.2U CN207474468U (zh) | 2017-11-01 | 2017-11-01 | 一种具有渐变氧化层的屏蔽栅mos结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721437323.2U CN207474468U (zh) | 2017-11-01 | 2017-11-01 | 一种具有渐变氧化层的屏蔽栅mos结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207474468U true CN207474468U (zh) | 2018-06-08 |
Family
ID=62266079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721437323.2U Active CN207474468U (zh) | 2017-11-01 | 2017-11-01 | 一种具有渐变氧化层的屏蔽栅mos结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207474468U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107634093A (zh) * | 2017-11-01 | 2018-01-26 | 苏州凤凰芯电子科技有限公司 | 一种具有渐变氧化层的屏蔽栅mos结构 |
| CN113571421A (zh) * | 2021-09-24 | 2021-10-29 | 江苏应能微电子有限公司 | 一种屏蔽闸沟槽式mos管的斜氧制作方法 |
-
2017
- 2017-11-01 CN CN201721437323.2U patent/CN207474468U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107634093A (zh) * | 2017-11-01 | 2018-01-26 | 苏州凤凰芯电子科技有限公司 | 一种具有渐变氧化层的屏蔽栅mos结构 |
| CN113571421A (zh) * | 2021-09-24 | 2021-10-29 | 江苏应能微电子有限公司 | 一种屏蔽闸沟槽式mos管的斜氧制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107634093A (zh) | 一种具有渐变氧化层的屏蔽栅mos结构 | |
| CN107681006A (zh) | 一种具有阶梯形氧化层的屏蔽栅mos结构 | |
| CN103928516B (zh) | 具有双平行沟道结构的半导体器件及其制造方法 | |
| CN103456791B (zh) | 沟槽功率mosfet | |
| US9825164B2 (en) | Silicon carbide semiconductor device and manufacturing method for same | |
| CN109065542A (zh) | 一种屏蔽栅功率mosfet器件及其制造方法 | |
| CN107204372A (zh) | 一种优化终端结构的沟槽型半导体器件及制造方法 | |
| JP2017005140A (ja) | 絶縁ゲート型スイッチング装置とその製造方法 | |
| CN103975438A (zh) | 在再生长栅极上具有栅电极和源电极的垂直GaN JFET | |
| CN109037312A (zh) | 一种带有屏蔽栅的超结igbt及其制造方法 | |
| JP2011171374A (ja) | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 | |
| KR20110061641A (ko) | 탄화규소 반도체 장치 | |
| CN105027290B (zh) | 自适应电荷平衡的mosfet技术 | |
| CN105529262A (zh) | 一种垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN207474468U (zh) | 一种具有渐变氧化层的屏蔽栅mos结构 | |
| CN107799585A (zh) | 一种具有渐变深槽的屏蔽栅mos结构 | |
| CN110649097A (zh) | 一种高压p沟道HEMT器件 | |
| CN106158927A (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN108807506A (zh) | 带沟槽栅结构的深槽超结mosfet器件及其加工工艺 | |
| JP2014170886A (ja) | 半導体装置及びその製造方法 | |
| CN106935645B (zh) | 具有底部栅极的金氧半场效晶体管功率元件 | |
| CN208674122U (zh) | 一种带有屏蔽栅的超结igbt | |
| CN209981222U (zh) | 一种高压多次外延型超结mosfet的结构 | |
| CN207441706U (zh) | 一种具有阶梯形氧化层的屏蔽栅mos结构 | |
| CN209000917U (zh) | 一种半导体器件的终端结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200409 Address after: 214063 room 207, building A10, No. 777, Jianshe West Road, Binhu District, Wuxi City, Jiangsu Province Patentee after: OPC MICROELECTRONICS Corp. Address before: 215612 Jiangsu, Suzhou City, Suzhou, Jiangsu, Phoenix Town Phoenix tech Pioneer Park E 2 building Patentee before: SUZHOU FENGHUANGXIN ELECTRONIC TECHNOLOGY Co.,Ltd. |