CN207441706U - 一种具有阶梯形氧化层的屏蔽栅mos结构 - Google Patents
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Abstract
本实用新型提出一种具有阶梯形氧化层的屏蔽栅MOS结构，其特征在于，所述沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括阶梯形氧化层及阶梯形氧化层包裹的屏蔽栅；本实用新型提出的屏蔽栅MOS结构，屏蔽栅两侧的氧化层的结构采用阶梯形氧化层，可提高器件耐压，降低导通电阻，同时可降低器件的寄生电容，优化器件的开关特性，同时可减小芯片面积，节约成本。
Description
技术领域
本实用新型涉及一种MOSFET器件结构，尤其是一种具有阶梯形氧化层的屏蔽栅MOS结构，属于MOSFET技术领域。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
如图1所示，为传统Trench MOSFET器件结构，如图2所示，为传统的屏蔽栅MOS结构，两种结构的耐压能力是表征器件性能的关键参数，也一直都是人们关注的重点，且传统的屏蔽栅MOS结构的屏蔽栅两侧为厚氧化层15，且厚氧化层中的氧化层厚度上下均一致，这样使得漂移区存在两个电场峰值，一个是在P型体区9和N型外延层2交界处，另一个是在沟槽4的底部，中间部分的电场会较低，这样两个两个电场峰值处在器件耐压时极易发生击穿，影响器件的耐压能力。
发明内容
本实用新型的目的在于克服现有屏蔽栅MOSFET器件缺点的基础上，提出一种性能优良的屏蔽栅MOSFET器件结构及其制作方法，该结构屏蔽栅采用阶梯形结构，且屏蔽栅两侧采用阶梯形氧化层，这样不仅能提高器件的耐压能力，且能降低器件的导通电阻，同时降低器件的寄生电容，优化器件的开关特性。
为实现以上技术目的，本实用新型的技术方案是：一种具有阶梯形氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为半导体基板的第一主面，第一导电类型重掺杂衬底的下表面为半导体基板的第二主面，在第一导电类型外延层内沿着第一主面指向第二主面的方向设有沟槽，所述沟槽两侧均设有第二导电类型体区，所述第二导电类型体区设于第一导电类型外延层内，且内部设有第一导电类型源极区，所述第一导电类型源极区位于沟槽左右两侧且邻接，在所述沟槽和第一导电类型源极区上方设有绝缘介质层，所述绝缘介质层两侧设有源极接触孔，所述源极接触孔内填充有金属，形成源极金属，所述源极金属穿过源极接触孔与第二导电类型体区接触，且与第一导电类型源极区欧姆接触，其特征在于，所述沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括阶梯形氧化层及阶梯形氧化层包裹的屏蔽栅。
进一步地，所述屏蔽栅的形状为阶梯形结构。
进一步地，所述阶梯形氧化层中的阶梯数为3~5个，每个阶梯的高度为1~3um，且顶层阶梯的氧化层厚度为1000A~5000A，底层阶梯的氧化层厚度为6000A~10000A。
进一步地，所述栅极导电多晶硅和屏蔽栅间氧化层的厚度为2000A~4000A。
进一步地，所述源极金属和栅极导电多晶硅之间通过绝缘介质层隔开。
进一步地，所述沟槽的深度为4~ 8um。
进一步地，对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
为了进一步实现以上技术目的，本实用新型还提出一种具有阶梯形氧化层的屏蔽栅MOS结构的制作方法，其特征在于，包括如下步骤：
步骤一. 提供第一导电类型重掺杂衬底，在所述第一导电类型重掺杂衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，第一导电类型重掺杂衬底的下表面为第二主面；
步骤二. 通过图形化掩膜层的遮挡，对第一主面进行刻蚀，在第一导电类型外延层内形成沟槽，并去除掩膜层；
步骤三. 采用热氧化或HDP工艺，在沟槽中生长氧化层，所述氧化层填满沟槽；
步骤四. 通过图形化光刻板的遮挡，对沟槽内的氧化层进行刻蚀，并控制横向和纵向刻蚀的比率，在沟槽内形成倒梯形槽，并去除光刻板；
步骤五. 在第一主面及倒梯形槽中淀积多晶硅，并对多晶硅进行回刻，只保留倒梯形槽下部的多晶硅，形成屏蔽栅；
步骤六. 采用湿法刻蚀工艺，对沟槽内氧化层进行刻蚀，控制刻蚀的深度，去除屏蔽栅上方的氧化层，在屏蔽栅两侧形成阶梯形氧化层；
步骤七. 采用热氧化工艺，在和沟槽内生长一层氧化层，在沟槽内的屏蔽栅上方形成槽体，所述槽体两侧的氧化层为栅氧化层；
步骤八. 在槽体内淀积多晶硅，所述多晶硅填满槽体，所述槽体内的多晶硅为栅极导电多晶硅；
步骤九. 在图形化光刻板的遮挡下，在沟槽两侧先后注入第二导电类型杂质和第一导电类型杂质，推阱后，先后形成第二导电类型体区和第一导电类型源极区；
步骤十. 在第一主面上淀积绝缘介质层，对绝缘介质层进行刻蚀，在第二导电类型体区上方形成穿通第一导电类型源极区的源极接触孔；
步骤十一. 在源极接触孔内填充金属，并对金属进行刻蚀，形成源极金属。
进一步地，所述步骤三中，在第一主面和沟槽中均生长一层厚氧化层，再通过湿法腐蚀去除第一主面上的厚氧化层，只保留沟槽中的氧化层。
进一步地，所述步骤七中，热氧化法生长的氧化层同时也覆盖在第一主面上；所述步骤八中的多晶硅同时也淀积在第一主面上方的氧化层上，然后对第一主面上的多晶硅和氧化层进行刻蚀，使第一主面裸露出来。
从以上描述可以看出，本发明的有益效果在于：
1）本实用新型器件通过在屏蔽栅两侧设置阶梯形氧化层，可提高器件耐压；
2）与传统屏蔽栅器件相比，本实用新型器件具有更低的导通电阻；
3）与传统屏蔽栅器件相比，实用新型器件可减小芯片面积，节约成本。
附图说明
图1为现有技术的Trench MOSFET单元体的剖面结构示意图。
图2为现有技术的屏蔽栅MOSFET单元体的剖面结构示意图。
图3为本发明的屏蔽栅MOSFET单元体的剖面结构示意图。
图4为本发明实施例中沟槽形成的剖面结构示意图。
图5为本发明实施例中沟槽内填充厚氧化层的剖面结构示意图。
图6为本发明实施例中阶梯形槽形成的剖面结构示意图。
图7为本发明实施例中屏蔽栅形成的剖面结构示意图。
图8为本发明实施例中阶梯形氧化层形成的剖面结构示意图。
图9为本发明实施例中栅氧化层形成的剖面结构示意图。
图10为本发明实施例中栅极导电多晶硅形成的剖面结构示意图。
附图说明：1-第一导电类型重掺杂衬底、2-第一导电类型外延层、3-阶梯形氧化层、4-沟槽、5-屏蔽栅、6-源极接触孔、7-栅极导电多晶硅、8-栅氧化层、9-第二导电类型体区、10-第一导电类型源极区、11-绝缘介质层、12-源极金属、13-阶梯形槽、14-槽体、15-厚氧化层、001-第一主面、002-第二主面。
具体实施方式
下面结合具体实施例和附图对本实用新型作进一步说明。
根据附图3所述，本实用新型实施例的屏蔽栅MOS结构以N型导电为例，一种具有阶梯形氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括半导体基板，所述半导体基板包括N型重掺杂衬底1及位于N型重掺杂衬底1上的N型外延层2，所述N型外延层2的上表面为半导体基板的第一主面001，N型重掺杂衬底1的下表面为半导体基板的第二主面002，在N型外延层2内沿着第一主面001指向第二主面002的方向设有沟槽4，所述沟槽4两侧均设有P型体区9，所述P型体区9设于N型外延层2内，且内部设有N型源极区10，所述N型源极区10位于沟槽4左右两侧且邻接，在所述沟槽4和N型源极区10上方设有绝缘介质层11，所述绝缘介质层11两侧设有源极接触孔6，所述源极接触孔6内填充有金属，形成源极金属12，所述源极金属12穿过源极接触孔6与P型体区9接触，且与N型源极区10欧姆接触，所述源极金属12和栅极导电多晶硅7之间通过绝缘介质层11隔开，其特征在于，所述沟槽4分为上下两部分，上部分包括栅极导电多晶硅7和位于栅极导电多晶硅7两侧的栅氧化层8，下部分包括阶梯形氧化层3及阶梯形氧化层3包裹的屏蔽栅5，所述屏蔽栅5的形状为倒梯形；
本实用新型实施例中所述沟槽4的深度为4~ 8um，所述阶梯形氧化层3中的阶梯数为3~5个，每个阶梯的高度为1~3um，且顶层阶梯的氧化层厚度为1000A~5000A，底层阶梯的氧化层厚度为6000A~10000A，且最后处与最薄处相差约5000A，所述栅极导电多晶硅7和屏蔽栅5间氧化层的厚度为2000A~4000A。
以上实施例中的具有阶梯形氧化层的屏蔽栅MOS结构的制作方法，其特征在于，包括如下步骤：
步骤一. 提供N型重掺杂衬底1，在所述N型重掺杂衬底1上生长N型外延层2，所述N型外延层2的上表面为第一主面001，N型重掺杂衬底1的下表面为第二主面002；
如图4所示，步骤二. 通过图形化掩膜层的遮挡，对第一主面001进行刻蚀，在N型外延层2内形成沟槽4，并去除掩膜层；
如图5所示，步骤三. 采用热氧化或HDP工艺，在沟槽4中生长氧化层，所述氧化层填满沟槽4；
所述步骤三中，在第一主面001和沟槽4中均生长一层厚氧化层，再通过湿法腐蚀去除第一主面001上的厚氧化层，只保留沟槽4中的氧化层。
如图6所示，步骤四. 通过图形化光刻板的遮挡，对沟槽4内的氧化层进行刻蚀，形成氧化层沟槽，对氧化层沟槽两侧的氧化层连续进行两次刻蚀，在沟槽4内形成阶梯形槽13，并去除光刻板；
如图7所示，步骤五. 在第一主面001及阶梯形槽13中淀积多晶硅，并对多晶硅进行回刻，只保留阶梯形槽13下部的多晶硅，形成屏蔽栅5；
如图8所示，步骤六. 采用湿法刻蚀工艺，对沟槽4内氧化层进行刻蚀，控制刻蚀的深度，去除屏蔽栅5上方的氧化层，在屏蔽栅5两侧形成阶梯形氧化层3；
如图9所示，步骤七. 采用热氧化工艺，在和沟槽4内生长一层氧化层，在沟槽4内的屏蔽栅5上方形成槽体14，所述槽体14两侧的氧化层为栅氧化层8；
如图10所示，步骤八. 在槽体14内淀积多晶硅，所述多晶硅填满槽体14，所述槽体14内的多晶硅为栅极导电多晶硅7；
所述步骤七中，热氧化法生长的氧化层同时也覆盖在第一主面001上；所述步骤八中的多晶硅同时也淀积在第一主面001上方的氧化层上，然后对第一主面001上的多晶硅和氧化层进行刻蚀，使第一主面001裸露出来。
步骤九. 在图形化光刻板的遮挡下，在沟槽4两侧先后注入P型杂质和N型杂质，推阱后，先后形成P型体区9和N型源极区10；
步骤十. 在第一主面001上淀积绝缘介质层11，对绝缘介质层11进行刻蚀，在P型体区9上方形成穿通N型源极区10的源极接触孔；
步骤十一. 在源极接触孔内填充金属，并对金属进行刻蚀，形成源极金属12。
与传统屏蔽栅结构相比，本实用新型的器件在承受耐压时，具有更高的击穿电压：本实用新型采用阶梯形氧化层3，会极大的优化P型体区9和沟槽4底部之间区域的电场分布，使两个峰值电场之间的电场分布变得更加平缓均匀，器件耐压时峰值处不易被击穿，因此可以有效提高器件的击穿电压；
本实用新型器件导通后，与传统屏蔽栅结构相比，相同耐压的情况下，本实用新型器件可采用更高掺杂的N型外延层2，降低了N型外延层2的电阻，从而降低器件导通电阻；基于以上，该器件具有更小的芯片面积，提升了器件的性价比。
Claims (5)
1.一种具有阶梯形氧化层的屏蔽栅MOS结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，所述MOSFET器件单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底（1）及位于第一导电类型重掺杂衬底（1）上的第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为半导体基板的第一主面（001），第一导电类型重掺杂衬底（1）的下表面为半导体基板的第二主面（002），在第一导电类型外延层（2）内沿着第一主面（001）指向第二主面（002）的方向设有沟槽（4），所述沟槽（4）两侧均设有第二导电类型体区（9），所述第二导电类型体区（9）设于第一导电类型外延层（2）内，且内部设有第一导电类型源极区（10），所述第一导电类型源极区（10）位于沟槽（4）左右两侧且邻接，在所述沟槽（4）和第一导电类型源极区（10）上方设有绝缘介质层（11），所述绝缘介质层（11）两侧设有源极接触孔（6），所述源极接触孔（6）内填充有金属，形成源极金属（12），所述源极金属（12）穿过源极接触孔（6）与第二导电类型体区（9）接触，且与第一导电类型源极区（10）欧姆接触，其特征在于，所述沟槽（4）分为上下两部分，上部分包括栅极导电多晶硅（7）和位于栅极导电多晶硅（7）两侧的栅氧化层（8），下部分包括阶梯形氧化层（3）及阶梯形氧化层（3）包裹的屏蔽栅（5），所述屏蔽栅（5）的形状为阶梯形结构，所述阶梯形氧化层（3）中的阶梯数为3~5个，每个阶梯的高度为1~3um，且顶层阶梯的氧化层厚度为1000A~5000A，底层阶梯的氧化层厚度为6000A~10000A。
2.根据权利要求1所述的一种具有阶梯形氧化层的屏蔽栅MOS结构，其特征在于：所述栅极导电多晶硅（7）和屏蔽栅（5）间氧化层的厚度为2000A~4000A。
3.根据权利要求1所述的一种具有阶梯形氧化层的屏蔽栅MOS结构，其特征在于：所述源极金属（12）和栅极导电多晶硅（7）之间通过绝缘介质层（11）隔开。
4.根据权利要求1所述的一种具有阶梯形氧化层的屏蔽栅MOS结构，其特征在于：所述沟槽（4）的深度为4~ 8um。
5.根据权利要求1所述的一种具有阶梯形氧化层的屏蔽栅MOS结构，其特征在于：对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
Priority Applications (1)
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| CN201721437319.6U CN207441706U (zh) | 2017-11-01 | 2017-11-01 | 一种具有阶梯形氧化层的屏蔽栅mos结构 |
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Cited By (1)
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|---|---|---|---|---|
| CN115938945A (zh) * | 2022-11-29 | 2023-04-07 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
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| CN115938945A (zh) * | 2022-11-29 | 2023-04-07 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
| CN115938945B (zh) * | 2022-11-29 | 2024-01-23 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
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