JP2014170886A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＳｉＣを用いた、低オン抵抗で、かつ、高温で安定した耐圧を実現する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、ＳｉＣ基板２と、ＳｉＣ基板上に配されるＳｉＣドリフト層４と、ＳｉＣドリフト層４の一部表面に形成されるＳｉＣウェル領域５と、ＳｉＣドリフト層４の一部表面に形成され、ＳｉＣウェル領域５よりも不純物濃度が高く、ＳｉＣウェル領域５とＳｉＣドリフト層４との間に配される第１のＳｉＣ高濃度ウェル領域５ａと、ＳｉＣウェル領域５の一部表面に形成されるＳｉＣソース領域６と、第１のＳｉＣ高濃度ウェル領域５ａと電気的に接続されるように、ＳｉＣソース領域６、ＳｉＣウェル領域５及び第１のＳｉＣ高濃度ウェル領域５ａに隣接して配されるＳｉＣベース領域８と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜２０と、第１の電極２１と、第２の電極２２と、を有する。
【選択図】図１

Description

本発明は、低損失かつ高耐圧の半導体装置及びその製造方法に関し、より具体的には、絶縁ゲートバイポーラトランジスタやＭＯＳ電界効果トランジスタに関する。

近年、次世代半導体材料として、ワイドギャップ材料として知られる炭化珪素（以下、ＳｉＣとも記述する）が脚光を浴びている。ＳｉＣは、珪素（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が１０倍、熱伝導率が３倍、と優れた材料物性を有する。この特性を活用することで、超低損失かつ高温動作が可能なパワー半導体デバイスを実現することが可能となる。
このような、ＳｉＣの特性を利用した高耐圧の半導体装置の一つとして、ウェルとソース領域をイオン注入法により形成する、バイポーラ動作の絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｒａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ， ＩＧＢＴ）や、ユニポーラ動作のＤｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳ電界効果トランジスタ（ＤＩＭＯＳＦＥＴ，縦型のＭＯＳ電界効果トランジスタ）が知られている。
図５は、従来の半導体装置に係るｐ型ＩＧＢＴ３００の構成を示す断面図である。このＩＧＢＴ３００は、第１と第２の主面を有するＳｉＣ基板３０２と、ＳｉＣ基板３０２の第１の主面上に配されるＳｉＣバッファー層３０３（ｐ^＋層）と、ＳｉＣバッファー層３０３上に配される第１導電型のＳｉＣドリフト層３０４（ｐ⁻層）と、ＳｉＣドリフト層３０４の一部表面に形成される第２導電型のＳｉＣウェル領域３０５（ｎ⁻領域）と、ＳｉＣウェル領域３０５の一部表面に形成される第１導電型のＳｉＣソース領域３０６（ｐ^＋領域）と、ＳｉＣウェル領域３０５及びＳｉＣソース領域３０６に隣接して配される第２導電型のＳｉＣベース領域３０８（ｎ^＋層）と、ＳｉＣドリフト層３０４、ＳｉＣウェル領域３０５及びＳｉＣソース領域３０６の表面上に配されるゲート絶縁膜３０９と、ゲート絶縁膜３０９上に配されるゲート電極３１０と、ゲート電極３１０を被覆する層間絶縁膜３２０と、ＳｉＣソース領域３０６及びＳｉＣベース領域３０８と電気的に接続される第１の電極３２１と、ＳｉＣ基板３０２の第２の主面上に配される第２の電極３２２と、層間絶縁膜２０及び第１の電極２１を被覆するように配されるパッド電極３２３とで構成される。ここに示すＩＧＢＴやＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
しかしながら、ＳｉＣを用いた素子では、ＳｉＯ_２／ＳｉＣ界面の界面準位によりチャネル移動度が低下するため、ＭＯＳＦＥＴのチャネル抵抗（オン抵抗）がＳｉに比較して非常に高いという問題がある。

この問題を解決するため、Ｓｉデバイスと同様にチャネル長を１μｍ以下に短チャネル化してチャネルの低抵抗化（低オン抵抗化）する方法が用いられている（非特許文献１参照）。
しかしながら、チャネル長を短くした場合、高温、特に２５０℃以上の高温になるとソース・ドレイン間のリーク電流が増大し、素子の耐圧が維持できない。そのため、高温動作とチャネルの低抵抗化（低オン抵抗化）の両立が困難となる問題がある。
こうしたことから、チャネル領域の一部に高濃度のチャネルバッファー領域を導入してリーク電流の増大を抑制する方法が提案されている（特許文献１参照）。
しかしながら、この方法によっても、チャネル長を短くして低抵抗化した場合に、高温でのオフ時に高濃度チャネル領域におけるリーク電流の抑制が不十分であり、依然として、安定した高温動作とチャネルの低抵抗化（低オン抵抗化）の両立が困難であった。
また、この方法では、斜めイオン注入という煩雑な工程を用いることから、チャネル領域の一部のみに高濃度チャネル領域を形成することが困難であった。

特開２０１２− ５９７４４号公報

Ｋ．Ｙａｍａｓｈｉｔａ，Ｋ．Ｅｇａｓｈｉｒａ， Ｋ．Ｈａｓｈｉｍｏｔｏ，Ｋ．Ｔａｋａｈａｓｈｉ，Ｏ．Ｋｕｓｕｍｏｔｏ，Ｋ．Ｕｔｓｕｎｏｍｉｙａ，Ｍ．Ｈａｙａｓｈｉ，Ｍ．Ｕｃｈｉｄａ，Ｃ．Ｋｕｄｏ，Ｍ．Ｋｉｔａｂａｔａｋｅ ａｎｄ Ｓ．Ｈａｓｈｉｍｏｔｏ "Ｎｏｒｍａｌｌｙ−ｏｆｆ ４Ｈ−ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｕｂｍｉｃｒｏｎ Ｇａｔｅ" Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ Ｖｏｌｓ．６００−６０３（２００９），ｐ．１１１５−１１１８

本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、ＳｉＣを用いた、低オン抵抗で、かつ、高温で安定した耐圧を実現する半導体装置及びその製造方法を提供することを目的とする。

前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ 第１と第２の主面を有するＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、前記ＳｉＣドリフト層の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣウェル領域と前記ＳｉＣドリフト層との間に配される第２導電型の第１のＳｉＣ高濃度ウェル領域と、前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、前記第１のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第１のＳｉＣ高濃度ウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第１のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、前記ゲート絶縁膜上に配されるゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、を有することを特徴とする半導体装置。
＜２＞ 第１と第２の主面を有するＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、前記ＳｉＣウェル領域の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣソース領域と前記ＳｉＣウェル領域との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域と、前記第２のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記第２のＳｉＣ高濃度ウェル領域及び前記ＳｉＣウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第２のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、前記ゲート絶縁膜上に配されるゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、を有することを特徴とする半導体装置。
＜３＞ 第１と第２の主面を有するＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、前記ＳｉＣドリフト層の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣウェル領域と前記ＳｉＣドリフト層との間に配される第２導電型の第１のＳｉＣ高濃度ウェル領域と、前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、前記ＳｉＣウェル領域の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣソース領域と前記ＳｉＣウェル領域との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域と、前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域、前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、前記ゲート絶縁膜上に配されるゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、を有することを特徴とする半導体装置。
＜４＞ ＳｉＣ基板が第２導電型であり、絶縁ゲートバイポーラトランジスタを構成する前記＜１＞から＜３＞のいずれかに記載の半導体装置。
＜５＞ ＳｉＣ基板が第１導電型であり、縦型のＭＯＳ電界効果トランジスタを構成する前記＜１＞から＜３＞のいずれかに記載の半導体装置。
＜６＞ 前記＜１＞に記載の半導体装置の製造方法であって、第１のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードウェルで形成することを特徴とする半導体装置の製造方法。
＜７＞ 前記＜２＞に記載の半導体装置の製造方法であって、第２のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードで形成することを特徴とする半導体装置の製造方法。
＜８＞ 前記＜３＞に記載の半導体装置の製造方法であって、第１のＳｉＣ高濃度ウェル領域及び第２のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードで形成することを特徴とする半導体装置の製造方法。
＜９＞ マスク材側面の傾斜角度が７９°〜８７°である前記＜６＞から＜８＞のいずれかに記載の半導体装置の製造方法。

本発明によれば、従来技術における前記諸問題を解決することができ、ＳｉＣを用いた、低オン抵抗で、かつ、高温で安定した耐圧を実現する半導体装置及びその製造方法を提供することができる。

本発明の第１の実施形態に係るｐ型ＩＧＢＴの構成を示す断面図である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（１）である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（２）である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（３）である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（４）である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（５）である。 第１の実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（６）である。 本発明の第２の実施形態に係るｐ型ＩＧＢＴの構成を示す断面図である。 本発明の第３の実施形態に係るｐ型ＩＧＢＴの構成を示す断面図である。 従来の半導体装置であるＩＧＢＴの構成を示す断面図である。

以下、本発明の実施形態を複数例示して詳細に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態に係る半導体装置について説明する。図１は、本発明の第１の実施形態に係る半導体装置としてのｐ型ＩＧＢＴの構成を示す断面図である。

このＩＧＢＴ１は、第１と第２の主面を有するＳｉＣ（炭化珪素）基板２を備えている。図１において、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板２は、不純物濃度１×１０^１８〜３×１０^１８ｃｍ^−３程度の、例えば、Ｎ（窒素）をｎ型不純物として含むオフ角４°の４Ｈ−ＳｉＣ基板（ｎ^＋基板）である。なお、４Ｈの「Ｈ」は、六方晶を表し、「４」は原子積層が４層周期となる結晶構造を表している。

このＳｉＣ基板２の第１の主面上には、ｐ型不純物の不純物濃度１×１０^１７程度のｐ型のＳｉＣバッファー層（ｐ^＋層）３が厚み１μｍから２μｍ程度で形成され、このＳｉＣバッファー層３は、デバイス動作時にパンチスルー防止のためのフィールドストップ層となる。なお、このＳｉＣバッファー層３は、必要に応じて配される。

このＳｉＣバッファー層３上には、ｐ型不純物の不純物濃度１×１０^１４〜１×１０^１５ｃｍ^−３程度のｐ型のＳｉＣドリフト層（ｐ⁻層）４が、例えば、厚み１４０μｍ程度で形成される。

ＳｉＣドリフト層４の表面の一部には、ｎ型不純物の不純物濃度１×１０^１６ｃｍ^−３程度のｎ型のＳｉＣウェル領域５（ｎ⁻層）及びｎ型不純物の不純物濃度１×１０^１９ｃｍ^−３程度のｎ型の第１のＳｉＣ高濃度ウェル領域５ａ（ｎ^＋層）が、ＳｉＯ_２をマスクとして用いたレトログレードのＮイオン注入により、それぞれ区画形成されており、イオン注入前のＳｉＣドリフト層４表面からのイオン注入深さは、それぞれ０．４μｍ及び０．６μｍ程度である。
ＳｉＣウェル領域５の一部表面には、ｐ型不純物の不純物濃度１×１０^２０程度のｐ^＋型のＳｉＣソース領域６（ｐ^＋層）が形成されている。ＳｉＣソース領域６におけるイオン注入前のＳｉＣドリフト層４表面からのイオン注入深さは、ｎ型のＳｉＣウェル領域５の前記深さよりも浅く、例えば、０．３μｍ程度である。

ＳｉＣウェル領域５の一部表面には、ｐ型のＳｉＣソース領域６の側方に、ｎ型不純物の不純物濃度１×１０^２０〜１×１０^２１ｃｍ^−３程度のｎ^＋型のＳｉＣベース領域８（ｎ^＋層）が形成され、ＳｉＣベース領域８は、第１のＳｉＣ高濃度ウェル領域５ａと電気的に接続されるように、ＳｉＣソース領域８、ＳｉＣウェル領域５及び第１のＳｉＣ高濃度ウェル領域５ａに隣接して配される。このＳｉＣベース領域８におけるイオン注入前のＳｉＣドリフト層４表面からのイオン注入深さは、ＳｉＣウェル領域５の前記深さと同程度若しくは浅く、例えば、０．５μｍ程度である。

ＳｉＣドリフト層４、ＳｉＣウェル領域５、第１のＳｉＣ高濃度ウェル領域５ａ及びＳｉＣソース領域６の表面には、これらの領域及び層を跨ぐように連続的に形成されたゲート絶縁膜９が形成される。このゲート絶縁膜９としては、例えば、Ｓｉ酸化膜（ＳｉＯ_２）やＨｆＳｉＯＮなどのｈｉｇｈ−ｋ絶縁膜が適用可能である。

ゲート絶縁膜９上には、ゲート電極１０が形成される。このゲート電極１０としては、例えば、ｎ型不純物またはｐ型不純物をドープしたポリシリコン等が適用可能である。
ゲート電極１０上には、例えば、シリコン酸化膜で形成される層間絶縁膜２０が形成される。
ゲート電極１０下のＳｉＣソース領域６とＳｉＣドリフト層４とで挟まれるＳｉＣウェル領域５及び第１の高濃度ウェル領域５ａがチャネル領域となる。

そして、ＳｉＣソース領域６と、ＳｉＣベース領域８と電気的に接続される第１の電極（ソース・ベース共通電極）２１が配される。第１の電極（ソース・ベース共通電極）２１は、例えば、ＮｉとＡｌで形成され、また、ＳｉＣ基板２の第２の主面上には、第２の電極（コレクタ電極）２２が配される。第２の電極（コレクタ電極）は、例えば、Ｎｉで形成される。また、層間絶縁膜２０及び第１の電極２１を被覆するようにパッド電極２３が配される。パッド電極２３は、例えば、ＴｉとＡｌで形成される。

本実施形態に係るＩＧＢＴ１では、ＳｉＣソース領域６の下部（ＳｉＣ基板２側）において第１のＳｉＣ高濃度ウェル領域５ａが形成されているため、オフ動作時に縦方向のパンチスルーが防止される。更に、本実施形態に係るＩＧＢＴ１では、チャネル領域側においても、第１のＳｉＣ高濃度ウェル領域５ａがＳｉＣベース領域８から電気的に接続されて形成され、この第１のＳｉＣ高濃度ウェル領域５ａにより電位が固定される。このため、例えば、ＩＧＢＴ１のＭＯＳ部分のチャネル長Ｌ_ｃｈ１（図１参照）が１．０μｍ以下と小さくなっても、高温でのオフ時のリーク電流が抑制される。したがって、低オン抵抗で、かつ、高温で安定した耐圧を実現することが可能となる。

なお、本実施形態では、ＳｉＣウェル領域５の不純物濃度が５×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下であり、第１のＳｉＣ高濃度ウェル領域５ａの不純物濃度が１×１０^１８ｃｍ^−３以上１×１０^１９ｃｍ^−３以下であることが好ましい。
ＳｉＣウェル領域５の不純物濃度が上記範囲を逸脱すると適切なＭＯＳＦＥＴ部分のしきい値電圧の設定が困難になることがある。また、第１のＳｉＣ高濃度ウェル領域５ａの不純物濃度が上記範囲を逸脱して低くなると、動作時にパンチスルーを引き起こすことやチャネル長Ｌ_ｃｈ１が１．０μｍ以下と小さくなってきた場合に高温にてオフ時のリーク電流が抑制されないことがあり、不純物濃度が上記範囲を逸脱して上回ると、しきい値電圧の設定が困難になることがある。
なお、チャネル長Ｌ_ｃｈ１は、断面視において、ゲート絶縁膜９直下におけるＳｉＣドリフト層４と第１のＳｉＣ高濃度ウェル領域５ａの境界と、ＳｉＣソース領域６と第１のＳｉＣ高濃度ウェル領域５ａとの境界との距離を示す（図１参照）。

低オン抵抗と、高温での高耐圧を実現させる観点からは、第１の高濃度ウェル領域５ａの不純物濃度が、ＳｉＣ領域ウェル領域５の不純物濃度より二桁以上高いことが好ましい。

チャネル長Ｌ_ｃｈ１の長さとしては、第１のＳｉＣ高濃度ウェル領域５ａの長さＬ_１がＬ_ｃｈ１の１０％から２０％程度であることが好ましい。
第１のＳｉＣ高濃度ウェル領域５ａの表面層における長さＬ_１が上記範囲を下回ると、高温でのオフ時のリーク電流が抑制できないことがあり、また、上記範囲を上回ると、しきい値電圧の上昇やオン抵抗が高くなることがある。
なお、長さＬ_１は、断面視において、ゲート絶縁膜９直下におけるゲート絶縁膜９堆積面の面内方向での第１のＳｉＣ高濃度ウェル領域５ａの厚みを示し、ＳｉＣウェル領域５よりも不純物濃度が一桁以上高い領域として決定される領域の厚みとする（図１参照）。

ここで、チャネル長Ｌ_ｃｈ１や第１のＳｉＣ高濃度ウェル領域５ａの長さＬ_１は、例えば、走査型キャパシタンス顕微鏡（ＳＣＭ）分析等で得られる半定量性のキャリア濃度分布や、二次イオン質量分析法（ＳＩＭＳ）による不純物濃度分布により決定される。

本実施形態に係るＩＧＢＴ１おいては、チャネル長Ｌ_ｃｈ１は、オン抵抗の低減が期待される０．５μｍ未満であることが好ましい。
従来の半導体装置では、チャネル長が０．５μｍ未満になるとオフ時のリーク電流が増大し、オフせずＩＧＢＴのＭＯＳ領域が動作しない。また、チャネル長が０．３μｍ以下となると、オフ時のリーク電流が極端に増大する。
しかしながら、本実施形態に係るＩＧＢＴ１おいては、チャネル長Ｌ_ｃｈ１＝０．２μｍの場合においても、第１のＳｉＣ高濃度ウェル領域５ａを設けることにより、２５０℃の高温においてもオフ時のリーク電流が低減される。第１のＳｉＣ高濃度ウェル領域５ａの長さＬ_１を０．１×Ｌ_ｃｈ１に相当する０．０２μｍ以上とすると耐圧が向上し、０．１５×Ｌ_ｃｈ１に相当する０．０３μｍ以上とすると、２５０℃の高温においても１３，０００Ｖ以上の耐圧を確保でき、０．０３μｍ以上では、耐圧を一定に確保できる。また、０．２×Ｌ_ｃｈ１に相当する０．０４μｍでは、２５０℃の高温において２０ｍΩｃｍ^−２以下の低いオン抵抗が実現できる。

次に、本実施形態の半導体装置の製造方法について説明する。図２（ａ）〜（ｆ）は、本発明の第１の本実施形態に係るｐ型ＩＧＢＴの製造工程を説明する断面図（１）〜（６）である。

先ず、例として、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度２×１０^１８ｃｍ^−３程度含み、比抵抗０．０２Ωｃｍ程度で、厚さ３５０μｍのｎ型４Ｈ−ＳｉＣ基板２を準備する。次いで、ＳｉＣ基板２の第１の主面（図２（ａ）〜（ｆ）中、上側の面）上、例えば、４°オフの（０００１）面上に、シラン（ＳｉＨ_４）及びプロパン（Ｃ_３Ｈ_８）を主な材料ガスとして用いたエピタキシャル成長法により、ｐ型不純物として、Ａｌを不純物濃度１×１０^１７ｃｍ^―３程度含み、厚さが１μｍ程度のＳｉＣバッファー層３を成長させる。次いで、同様に、ｐ型不純物として、Ａｌを不純物濃度３×１０^１４ｃｍ^―３程度含み、厚さが１４０μｍ程度の高抵抗のＳｉＣドリフト層４を成長させる（図２（ａ）参照）。

その後、ＳｉＣドリフト層４の表面に、マスク材となるシリコン酸化膜（ＳｉＯ_２）の堆積と、通常のフォトリソグラフィーと、各種領域部分の表面のマスク材のエッチング除去と、イオン注入を繰り返して、ＳｉＣウェル領域５、第１のＳｉＣ高濃度ウェル領域５ａ、ＳｉＣソース領域６、ＳｉＣベース領域８を順次形成する。イオン注入は、全て基板温度６００℃で行う。

具体的には、先ず、プラズマＣＶＤ法によりマスク材となるＳｉＯ_２膜を２．０μｍ堆積し、通常のフォトリソグラフィーとＣＦ_４ガスやＣＨＦ_３ガスなど用いたＩＣＰ（誘導性結合プラズマ）ドライエッチングによるパターニングにより、ＳｉＣドリフト層４上にイオン注入方向に対して側面が斜めに傾斜したＳｉＯ_２の第１のマスク材３１を形成する。エッチングによる除去による第１のマスク材３１側面の傾斜角度θは、８２°である。この第１のマスク材３１の傾斜角度θは、マスクフォトリソグラフィーの条件、エッチングのガス種やバイアス条件の設定により、再現よく決定できる。次いで、第１のマスク材３１をイオン注入マスクとして用いて、ｎ型不純物であるＮをＳｉＣドリフト層４の表面に加速エネルギー４００ｋｅＶ、ドーズ量１×１０^１４ｃｍ^−２のレトログレード（表面のイオン注入濃度を低く、内部のイオン注入濃度を高くするイオン注入方法）でイオン注入する。この一度のイオン注入により、ｎ型のＳｉＣウェル領域５及びｎ^＋型の第１のＳｉＣ高濃度ウェル領域５ａを形成する。なお、傾斜角度θは、断面視において、ＳｉＯ_２膜の堆積面（底面）と側面とのなす角を示し、電子顕微鏡により確認できる（図２（ｂ）参照）。
ここで、第１のマスク材３１の側面が傾斜しているために、一部のイオンは、ＳｉＯ_２マスク材３１を通したスルー注入となり、本来であれば、ＳｉＣドリフト層４の表面からの深さ０．５μｍ付近のみで濃度が最大１×１０^１９ｃｍ^−３になるところが、ＳｉＣウェル領域５とＳｉＣドリフト領域４の間においても高濃度となった第１のＳｉＣ高濃度ウェル領域５ａが形成できる。
したがって、ウェル領域を形成する際に斜めイオン注入等の複雑な工程を経ることなく、ＳｉＣウェル領域５と、不純物濃度が高い第１のＳｉＣ高濃度ウェル領域５ａを同時に形成することができる。
なお、最終的なＳｉＣウェル領域５の表面濃度を調整するために、ｐ型不純物であるＡｌを追加してイオン注入してもよい。

第１のマスク材３１の傾斜角度としては、ＳｉＣウェル領域５と第１のＳｉＣ高濃度ウェル領域５ａ形成のイオン注入条件にもよるが、７９°から８７°の範囲であることが好ましい。７９°よりも小さいと、第１の高濃度ウェル領域５ａの長さＬ_１（チャネル領域部分）が長くなりすぎるため、しきい値電圧大きくなり、オン抵抗が増大してしまうことがある。また、８７°よりも大きいと第１のＳｉＣ高濃度ウェル領域５ａのチャネル領域部分が短かくなりすぎるため、高温時のリーク低減効果が不十分となることがある。この範囲にすることで、第１のＳｉＣ高濃度ウェル領域５ａの長さＬ_１が０．０２μｍから０．０４μｍ程度に制御でき、好ましい。

次いで、第１のマスク材３１を除去し、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ_２の第２のマスク材３２を形成する。この第２のマスク材３２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣウェル領域５に最大加速エネルギー２００ｋｅＶ、総ドーズ量５×１０^１５ｃｍ^−２でボックスプロファイルとなるようにイオン注入し、ＳｉＣソース領域６を形成する（図２（ｃ）参照）。

次いで、第２のマスク材３２を除去し、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ_２の第３のマスク材３３を形成する。この第３のマスク材３３をイオン注入マスクとして用いて、第１の高濃度ＳｉＣウェル領域５ａまで届くように、ｎ型不純物であるＮをＳｉＣウェル領域５にイオン注入し、ＳｉＣベース領域８を形成する（図２（ｄ）参照）。
なお、これら第１及び第２のマスク材３２、３３における側面は、イオン注入方向に対して垂直形状である。

次いで、同様にマスク材となるシリコン酸化膜（ＳｉＯ_２）の堆積と、通常のフォトリソグラフィーと、各種領域部分の表面のマスク材のエッチング除去と、イオン注入により、デバイス外周部における電界強度を緩和するためのＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造をＳｉＣドリフト層４の表面にＮのイオン注入で形成する（図示しない）。

次いで、ＳｉＣドリフト層４及び各種ＳｉＣ領域５、５ａ、６、８及びＪＴＥ構造部分のそれぞれの表面を覆うようにグラファイトをスパッタ法で堆積させ、１，６５０℃の温度で１分間の活性化アニールを行う。

次いで、公知の半導体プロセスにより、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜２０を形成する（図２（ｅ）参照）。

次いで、第１の電極（ソース・ベース共通電極）２１、第２の電極（コレクタ電極）２２を形成する。また、パッド電極２３を形成する（図２（ｆ）参照）。

第１の電極（ソース・ベース共通電極）２１は、例えば、ＮｉとＡｌで構成され、また、ＳｉＣ基板２の第２の主面（図２（ａ）〜（ｆ）中、下側の面）上における第２の電極（コレクタ電極）２２は、例えばＮｉで形成されている。これらの電極を形成した後、８５０℃の温度で１分間の急速加熱アニール（ＲＴＡ）をすることで、第１の電極（ソース・ベース共通電極）２１及び第２の電極（コレクタ電極）２２にて、低い接触抵抗が得られる。
なお、本実施形態において、ＳｉＣのｎ型不純物は、例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は、例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）等を適用することも可能である。

以上の工程により、図１に示すＩＧＢＴ１が製造される。

（第２の実施形態）
次いで、本発明の第２の実施形態に係る半導体装置について説明する。図３は、本発明の第２の実施形態に係る半導体装置としてのｐ型ＩＧＢＴ１００の構成を示す断面図である。
このＩＧＢＴ１００は、第１と第２の主面を有するＳｉＣ基板１０２と、ＳｉＣ基板１０２の第１の主面上に配される第１導電型のＳｉＣバッファー層１０３と、ＳｉＣバッファー層１０３上に配される第１導電型のＳｉＣドリフト層１０４と、ＳｉＣドリフト層１０４の一部表面に形成される第２導電型のＳｉＣウェル領域１０５と、ＳｉＣウェル領域１０５の一部表面に形成される第１導電型のＳｉＣソース領域１０６と、ＳｉＣウェル領域１０５の一部表面に形成され、ＳｉＣウェル領域１０５よりも不純物濃度が高く、ＳｉＣソース領域１０６とＳｉＣウェル領域１０５との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域１０７と、第２のＳｉＣ高濃度ウェル領域１０７と電気的に接続されるように、ＳｉＣソース領域１０６、第２のＳｉＣ高濃度ウェル領域１０５及びＳｉＣウェル領域１０７に隣接して配される第２導電型のＳｉＣベース領域１０８と、ＳｉＣドリフト層１０４、ＳｉＣソース領域１０６、ＳｉＣウェル領域１０５及び第２のＳｉＣ高濃度ウェル領域１０７の表面上に配されるゲート絶縁膜１０９と、ゲート絶縁膜１０９上に配されるゲート電極１１０と、ゲート電極１１０を被覆する層間絶縁膜１２０と、ＳｉＣソース領域１０６及びＳｉＣベース領域１０８と電気的に接続される第１の電極１２１と、ＳｉＣ基板１０２の第２の主面上に配される第２の電極１２２と、層間絶縁膜１２０及び第１の電極１２１を被覆するように配されるパッド電極１２３で構成される。

本実施形態に係るＩＧＢＴ１００では、第１の実施形態に係るＩＧＢＴ１において、第１の高濃度ＳｉＣウェル領域５ａが配されるのに対し、ＳｉＣソース領域１０６及び第２のＳｉＣ高濃度ウェル領域１０７を側面が傾斜したマスクを用いたレトログレードでのイオン注入において、不純物をマスク材の傾斜側面を通してスルー注入することにより、不純物濃度を高濃度とした第２のＳｉＣ高濃度ウェル領域１０７を形成する点で第１の実施形態に係るＩＧＢＴ１と異なる。これ以外は、第１の実施形態に係るＩＧＢＴ１と同様であり、重複する説明を省略する。

このＳｉＣウェル領域１０５、ＳｉＣソース領域１０６及び第２のＳｉＣ高濃度ウェル領域１０７の形成方法について説明する。
先ず、フォトリソグラフィーとエッチングによるパターニングにより、ＳｉＯ_２の第１のマスク材を形成する際、第１の実施形態のマスク材３２のように側面を垂直に形成する。この第１のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるＮをＳｉＣドリフト層１０４に最大加速エネルギー４００ｋｅＶで表面濃度を１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３とするプロファイルとなるようにイオン注入し、ＳｉＣウェル領域１０５を形成する。

次に、第１の実施形態と同様にＳｉＯ_２の第２のマスク材をイオン注入マスクとしてＳｉＣソース領域１０６及び第２のＳｉＣ高濃度ウェル領域１０７を形成する。この第２のマスク材を形成する際、側面を第１の実施形態の第１のマスク材３１のように傾斜させて形成する。この第２のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣウェル領域１０５に最大加速エネルギー２００ｋｅＶ、総ドーズ量５×１０^１５ｃｍ^−２でボックスプロファイルとなるようにイオン注入し、ＳｉＣソース領域１０６を形成する。更に、そのまま第２のマスク材をイオン注入マスクとしてｎ型不純物であるＮを加速エネルギー４００ｋｅＶ、ドーズ量１×１０^１４ｃｍ^−２のレトログレードでイオン注入する。マスク材の側面が傾斜しているため、一部のイオンは、ＳｉＯ_２を通したスルー注入となり、本来であれば、ＳｉＣドリフト層１０４の表面からの深さ０．５μｍ付近のみで濃度が最大１×１０^１９ｃｍ^−３になるところが、ＳｉＣウェル領域１０５とＳｉＣソース領域１０６の間の表面部分においても高濃度となった第２のＳｉＣ高濃度ウェル領域１０７を形成できる。即ち、側面が斜めに傾斜したマスク材を用いてＳｉＣソース領域１０６を形成後、同じマスク材を用いてより高いエネルギーにてレトログレードでイオン注入することにより、チャネル領域の一部に不純物を高濃度に含む第２のＳｉＣ高濃度ウェル領域を形成することができる。

なお、第２のＳｉＣ高濃度ウェル領域１０７は、総ドーズ量を多くしたボックスプロファイルで形成しても同様の形状を作製できるが、その場合、反転層が形成される領域の濃度も高くなり、しきい値電圧が高くなるため望ましくない。また、ｐ型のＳｉＣソース領域１０６と第１の電極１２１のコンタクト抵抗が高くなり易く、望ましくない。

本実施形態に係るＩＧＢＴ１００においても、第１の実施形態に係るＩＧＢＴ１と同様に、図３におけるチャネル長Ｌ_ｃｈ２が１．０μｍ以下と小さくなっても、オン電圧が上昇することなく、低オン抵抗で、高温にて安定した耐圧を実現することができる。

（第３の実施形態）
次いで、本発明の第３の実施形態に係る半導体装置について説明する。
図４は、本発明の第３の実施形態に係る半導体装置としてのｐ型ＩＧＢＴ２００の構成を示す断面図である。
このＩＧＢＴ２００は、第１と第２の主面を有するＳｉＣ基板２０２と、ＳｉＣ基板２０２の第１の主面上に配されるＳｉＣバッファー層２０３と、ＳｉＣバッファー層２０３の表面上に配される第１導電型のＳｉＣドリフト層２０４と、ＳｉＣドリフト層２０４の一部表面に形成される第２導電型のＳｉＣウェル領域２０５と、ＳｉＣドリフト層２０４の一部表面に形成され、ＳｉＣウェル領域２０５よりも不純物濃度が高く、ＳｉＣウェル領域２０５とＳｉＣドリフト層２０４との間に配される第２導電型の第１のＳｉＣ高濃度ウェル領域２０５ａと、ＳｉＣウェル領域２０５の一部表面に形成される第１導電型のＳｉＣソース領域２０６と、ＳｉＣウェル領域２０５の一部表面に形成され、ＳｉＣウェル領域２０５よりも不純物濃度が高く、ＳｉＣソース領域２０６とＳｉＣウェル領域２０５との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域２０７と、第１のＳｉＣ高濃度ウェル領域２０５ａ及び第２のＳｉＣ高濃度ウェル領域２０７と電気的に接続されるように、ＳｉＣソース領域２０６、第１のＳｉＣ高濃度ウェル領域２０５ａ及び第２のＳｉＣ高濃度ウェル領域２０７に隣接して配される第２導電型のＳｉＣベース領域２０８と、ＳｉＣドリフト層２０４、ＳｉＣソース領域２０６、ＳｉＣウェル領域２０５、第１のＳｉＣ高濃度ウェル領域２０５ａ及び第２のＳｉＣ高濃度ウェル領域２０７の表面上に配されるゲート絶縁膜２０９と、ゲート絶縁膜２０９上に配されるゲート電極２１０と、ゲート電極２１０を被覆する層間絶縁膜２２０と、ＳｉＣソース領域２０６及びＳｉＣベース領域２０８と電気的に接続される第１の電極２２１と、ＳｉＣ基板２０２の第２の主面上に配される第２の電極２２２と、層間絶縁膜２２０及び第１の電極２２１を被覆するように配されるパッド電極２２３で構成される。

本実施形態に係るＩＧＢＴ２００は、第１の実施形態に係るＩＧＢＴ１における第１のＳｉＣ高濃度ウェル領域５ａと、第２の実施形態に係るＩＧＢＴ１００における第２の高濃度ＳｉＣウェル領域１０７を、それぞれ側面が斜めにエッチングされたマスクを用いてレトログレードでイオン注入することにより、表面の一部を高濃度とした第１のＳｉＣ高濃度ウェル領域２０５ａ及び第２のＳｉＣ高濃度ウェル領域２０７として形成する点で第１の実施形態に係るＩＧＢＴ１及び第２の実施形態に係るＩＧＢＴ１００と異なり、それぞれの形成方法は、第１の実施形態に係るＩＧＢＴ１及び第２の実施形態に係るＩＧＢＴ１００における形成方法に準じる。これ以外は、第１の実施形態に係るＩＧＢＴ１及び第２の実施形態に係るＩＧＢＴ１００と同様であり、重複した説明を省略する。

本実施形態に係るＩＧＢＴ２００においても、第１の実施形態に係るＩＧＢＴ１及び第２の実施形態に係るＩＧＢＴ１００と同様に、図４におけるチャネル長_Ｌｃｈ３が１．０μｍ以下と小さくなっても、オン電圧が上昇することなく、低オン抵抗で、高温にて安定した耐圧を実現することができる。
なお、本実施形態に係るＩＧＢＴ２００では、第１の実施形態に係るＩＧＢＴ１及び第２の実施形態に係るＩＧＢＴ１００と同じ条件で製造すると、オン電圧が上がりやすくなるため、第１及び第２のマスク材のエッチング形成条件やイオン注入条件を適宜調整し、長さＬ_１と長さＬ_２の合計長さを、チャネル長Ｌ_ｃｈ３の１０％から２０％とすることが好ましい。

以上、具体例を参照しつつ、本発明に係る前記各実施形態について説明したが、これらは、本発明の実施形態を例示したものであり、本発明の技術的思想を限定するものではない。また、前記各実施形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。

例えば、前記各実施形態において、ｎ型不純物としてＮを不純物濃度１×１０^１８ｃｍ^―３程度含み、厚み８μｍ程度のｎ型ＳｉＣバッファー層をＳｉＣ基板（例えば、図１中のＳｉＣ基板２）とＳｉＣバッファー層（例えば、図１中のＳｉＣバッファー層３）の間に成長させてもよい。この層により、ＳｉＣ特有の順方向特性劣化につながる基底面転移（ＢＰＤ）を、特性劣化に影響のない貫通刃状転移（ＴＥＤ）に転換することができる。

また、前記各実施形態において、ゲート絶縁膜直下のＳｉＣドリフト層（例えば、図１中のＳｉＣドリフト層４）の表面部分のＪＦＥＴ領域の抵抗を低減するため、及び裏面からの少数キャリアとなる電子を蓄積するためのキャリア蓄積層（ＣＳＬ層）をＳｉＣドリフト層（例えば、図１中のＳｉＣドリフト層４）上に不純物としてのＡｌを１×１０^１６ｃｍ^−３の濃度で厚み２μｍ程度のエピタキシャル成長層として形成させた半導体装置を作製してもよい。

また、前記実施形態においては、ホール（正孔）をキャリアとするｐ型のＳｉＣ−ＩＧＢＴについて説明したが、本発明は、同じくホールをキャリアとするｐ型のＳｉＣ−ＤＩＭＯＳＦＥＴにも可能であり、また、電子をキャリアとするｎ型のＳｉＣ−ＤＩＭＯＳＦＥＴ、ｎ型ＳｉＣ−ＩＧＢＴにも適用可能である。
即ち、ｐ型のＳｉＣ−ＤＩＭＯＳＦＥＴの場合、ｐ型ＳｉＣ基板を用い、ＳｉＣの各ＳｉＣ層や各ＳｉＣ領域を、前記各実施形態における導電性と同じ導電性を持つように形成すればよい。また、ｎ型のＳｉＣ−ＤＩＭＯＳＦＥＴの場合、ｎ型ＳｉＣ基板を用い、ｎ型ＩＧＢＴの場合、薄層化したｐ型ＳｉＣ基板を用いたうえで、ＳｉＣの各ＳｉＣ層や各ＳｉＣ領域を、前記各実施形態における導電性と反対の導電性を持つように形成すればよい。

１，１００，２００，３００ ＩＧＢＴ
２，１０２，２０２，３０２ ＳｉＣ基板（ｎ^＋炭化珪素基板）
３，１０３，２０３，３０３ ＳｉＣバッファー層（ｐ^＋層）
４，１０４，２０４，３０４ ＳｉＣドリフト層（ｐ⁻層）
５，１０５，２０５，３０５ ＳｉＣウェル領域（ｎ⁻領域）
５ａ，２０５ａ 第１のＳｉＣ高濃度ウェル領域（ｎ^＋領域）
６，１０６，２０６，３０６ ＳｉＣソース領域（ｐ^＋領域）
８，１０８，２０８，３０８ ＳｉＣベース領域（ｎ^＋領域）
９，１０９，２０９，３０９ ゲート絶縁膜
１０，１１０，２１０，３１０ ゲート電極
２０，１２０，２２０，３２０ 層間絶縁膜
２１，１２１，２２１，３２１ 第１の電極（ソース・ベース共通電極）
２２，１２２，２２２，３２２ 第２の電極（コレクタ電極）
２３，１２３，２２３，３２３ パッド電極
３１ 第１のマスク材
３２ 第２のマスク材
３３ 第３のマスク材
１０７，２０７ 第２のＳｉＣ高濃度ウェル領域（ｎ^＋領域）
Ｌ_ｃｈ１，Ｌ_ｃｈ２，Ｌ_ｃｈ３ チャネル長
Ｌ_１，Ｌ_２ 長さ
θ マスク材の傾斜角度

Claims (9)

1. 第１と第２の主面を有するＳｉＣ基板と、
   前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、
   前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、
   前記ＳｉＣドリフト層の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣウェル領域と前記ＳｉＣドリフト層との間に配される第２導電型の第１のＳｉＣ高濃度ウェル領域と、
   前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、
   前記第１のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第１のＳｉＣ高濃度ウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、
   前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第１のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、
   前記ゲート絶縁膜上に配されるゲート電極と、
   前記ゲート電極を被覆する層間絶縁膜と、
   前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、
   前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、
   を有することを特徴とする半導体装置。
2. 第１と第２の主面を有するＳｉＣ基板と、
   前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、
   前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、
   前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、
   前記ＳｉＣウェル領域の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣソース領域と前記ＳｉＣウェル領域との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域と、
   前記第２のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記第２のＳｉＣ高濃度ウェル領域及び前記ＳｉＣウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、
   前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域及び前記第２のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、
   前記ゲート絶縁膜上に配されるゲート電極と、
   前記ゲート電極を被覆する層間絶縁膜と、
   前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、
   前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、
   を有することを特徴とする半導体装置。
3. 第１と第２の主面を有するＳｉＣ基板と、
   前記ＳｉＣ基板の前記第１の主面上に配される第１導電型のＳｉＣドリフト層と、
   前記ＳｉＣドリフト層の一部表面に形成される第２導電型のＳｉＣウェル領域と、
   前記ＳｉＣドリフト層の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣウェル領域と前記ＳｉＣドリフト層との間に配される第２導電型の第１のＳｉＣ高濃度ウェル領域と、
   前記ＳｉＣウェル領域の一部表面に形成される第１導電型のＳｉＣソース領域と、
   前記ＳｉＣウェル領域の一部表面に形成され、前記ＳｉＣウェル領域よりも不純物濃度が高く、前記ＳｉＣソース領域と前記ＳｉＣウェル領域との間に配される第２導電型の第２のＳｉＣ高濃度ウェル領域と、
   前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域と電気的に接続されるように、前記ＳｉＣソース領域、前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域に隣接して配される第２導電型のＳｉＣベース領域と、
   前記ＳｉＣドリフト層、前記ＳｉＣソース領域、前記ＳｉＣウェル領域、前記第１のＳｉＣ高濃度ウェル領域及び前記第２のＳｉＣ高濃度ウェル領域の表面上に配されるゲート絶縁膜と、
   前記ゲート絶縁膜上に配されるゲート電極と、
   前記ゲート電極を被覆する層間絶縁膜と、
   前記ＳｉＣソース領域及び前記ＳｉＣベース領域と電気的に接続される第１の電極と、
   前記ＳｉＣ基板の前記第２の主面上に配される第２の電極と、
   を有することを特徴とする半導体装置。
4. ＳｉＣ基板が第２導電型であり、絶縁ゲートバイポーラトランジスタを構成する請求項１から３のいずれかに記載の半導体装置。
5. ＳｉＣ基板が第１導電型であり、縦型のＭＯＳ電界効果トランジスタを構成する請求項１から３のいずれかに記載の半導体装置。
6. 請求項１に記載の半導体装置の製造方法であって、第１のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードウェルで形成することを特徴とする半導体装置の製造方法。
7. 請求項２に記載の半導体装置の製造方法であって、第２のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードで形成することを特徴とする半導体装置の製造方法。
8. 請求項３に記載の半導体装置の製造方法であって、第１のＳｉＣ高濃度ウェル領域及び第２のＳｉＣ高濃度ウェル領域をイオン注入方向に対して側面が斜めに傾斜した形状のマスク材を用いたイオン注入法によりレトログレードで形成することを特徴とする半導体装置の製造方法。
9. マスク材側面の傾斜角度が７９°〜８７°である請求項６から８のいずれかに記載の半導体装置の製造方法。