JP4786621B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、炭化珪素（ＳｉＣ））を用いた高耐圧半導体装置に関する。
次世代のパワー半導体デバイス材料としてＳｉＣが期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、ｐウェルとソース領域をイオン注入で形成する、Double Implantation MOSFET （以下ＤＩＭＯＳＦＥＴと称する。）が知られている（非特許文献１参照）。ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
しかしながら、Ｓｉで行われている熱拡散によるセルフアラインプロセスが、ＳｉＣでは利用できない。このため、ＳｉＣＭＯＳＦＥＴのチャネル領域を形成する際、チャネル長を決定するベース領域、ソース領域を２枚のマスクを用いて、個別にイオン注入で形成している。オン抵抗を低減させるためにはチャネル部分の抵抗の低減が必要であり、そのためにはチャネル長を０．５μｍ程度まで低減することが必要となる。しかしながら、０．５μｍのチャネル長を２枚のマスクでイオン注入を行う際には、合わせずれが０．１μｍであっても２０％のチャネル抵抗のずれが発生し、これが微細化の妨げとなっていた。
R. Kosugi et al. Materials Science Forum Vols. 457-460 (2004), pp. 1397-1400.
以上に述べたように、従来のＤＩＭＯＳＦＥＴでは、ベース領域、ソース領域を２枚のマスクを用いて、個別にイオン注入によって形成していた。チャネル長はベース領域の端部と、これに対向するソース領域の端部との距離によって決定される。このため、イオン注入マスクの合わせずれによりチャネル長のばらつきが生じ、素子のオン抵抗がばらつくため素子の微細化の妨げとなっていた。
本発明は上記の事情に鑑みて為されたもので、イオン注入に伴う合わせずれを無くし、チャネル長の微細化を図ることにより、超低オン抵抗のＳｉＣ半導体装置を提供することを目的とする。
上記目的を達成するため、本発明に係る半導体素子は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に形成された第２導電型の第２の炭化珪素層と、前記第２の炭化珪素層の内部表面に所定の間隔で対向して設けられ、同一濃度、同一深さを有する第１導電型の第１および第２の炭化珪素領域と、前記第１の炭化珪素領域及び前記第２の炭化珪素層を貫通し、前記第１の炭化珪素層に達する第３の炭化珪素領域と、前記第１と第２の炭化珪素領域の上と、前記第１と第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の上に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素領域の表面に形成された第１導電型の第１のコンタクト領域と、前記第２の炭化珪素領域の表面に形成され、前記第２の炭化珪素領域を貫通して前記第２の炭化珪素層に達するように形成された第２導電型の第２のコンタクト領域と、
前記第１及び第２のコンタクト領域上に形成された第１の主電極と、前記炭化珪素基板の前記第２の主面に形成された第２の主電極とを具備し、前記第３の炭化珪素領域は、深さ方向に不純物濃度が段階的に減少するような濃度勾配となっていることを特徴とする。
また本発明に係る半導体装置の製造方法は、炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成する工程と、前記第１の炭化珪素層の上に第２導電型の第２の炭化珪素層を形成する工程と、前記第２の炭化珪素層の上面にイオン注入マスクを形成する工程と、前記イオン注入マスクを用いて、第１導電型不純物を前記第２の炭化珪素層にイオン注入し、第１及び第２の炭化珪素領域を形成する工程と、前記第１の炭化珪素領域を貫通して前記第１の炭化珪素層に接続し、上面から下面に向けて低濃度となるように、イオン注入の濃度を制御して第１導電型の第３の炭化珪素領域を形成する工程と、前記第２の炭化珪素領域の表面に、第１導電型の第１のコンタクト領域を形成する工程と、前記第２の炭化珪素領域の表面に、前記第２の炭化珪素領域を貫通して前記第２の炭化珪素層に接続する第２導電型の第２のコンタクト領域を形成する工程と、前記第１及び第２の炭化珪素領域の上と、前記第１及び第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の上に、連続的にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１及び第２のコンタクト領域上に第１の主電極を形成する工程と、前記炭化珪素基板の前記第２の主面に第２の主電極を形成する工程とを具備することを特徴とする。
本発明によれば、イオン注入に伴う合わせずれが無くなり、チャネル長の微細化が図られ、超低オン抵抗のＳｉＣ半導体装置を提供することが可能となる。
以下、図面を参照しながら実施形態を説明する。以下の実施形態では、第1導電型をｎ型、第２導電型をｐ型とした場合を示すが、導電型を逆にすることも可能である。
（第1の実施形態）
図１は、本発明の第1の実施形態に係わる縦型ＳｉＣＭＯＳＦＥＴの断面図である。図１において、不純物濃度５×１０18〜１×１０19／ｃｍ3程度のｎ型不純物を含む六方晶ＳｉＣ基板（ｎ＋基板）１上にｎ型不純物濃度５×１０15〜２×１０16／ｃｍ3程度を含み、厚さが５〜１０μｍ程度である第１の炭化珪素層（ｎ- 型ドリフト層）２が形成されている。ｎ- 型ドリフト層２の表面にはｐ型不純物濃度が１×１０17〜５×１０17／ｃｍ3程度の第２の炭化珪素層（ｐ型ベース領域）３が、エピタキシャル成長で厚さ０．６μｍに形成されている。
さらに、このｐ型ベース領域３内部にはｎ- 型の第１の炭化珪素領域４と第２の炭化珪素領域（ｎ- 型ソース領域）５が同一深さ（例えば、ｐ型ベース領域３の表面から深さ０．３μｍ）に形成されている。
ソース領域５の表面部分に、ｎ+ 型ソースコンタクト７が形成されている。このｎ+ 型ソースコンタクト７に隣接して、ｐ型不純物が１×１０20／ｃｍ3程度含まれたｐ+ 型コンタクト領域８がｐ型ベース領域３に接続するように形成されている。ｎ+ 型ソースコンタクト７とｐ+ 型コンタクト領域８の上には、例えばＮｉからなるソース電極１２が形成されている。
また、第１の炭化珪素層（ｎ- 型ドリフト層）２の表面で、第２の炭化珪素層（ｐ型ベース領域）３及び第１の炭化珪素領域４に隣接する領域には、ｎ- 型の第３の炭化珪素領域９が、第２の炭化珪素層（ｐ型ベース領域）３、第１の炭化珪素領域４と上面が面一になるように形成されている。
ｐ型ベース層３、第１炭化珪素領域４．５の表面には、これらに跨るようにして８０ｎｍ程度のゲート絶縁膜１０１が形成されている。なお、ゲート絶縁膜１０１は第１の炭化珪素領域４の全面を覆う必要はない。このゲート絶縁膜１０１上にはポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は、シリコン酸化膜１０２で覆われている。
図1では、第２の炭化珪素層（ｐ型ベース領域）３上に、第１の炭化珪素領域４、第２の炭化珪素領域（ソース領域）５が、イオン注入により形成されている。ここで領域４と５との距離がチャネル長となるが、後述のように１つのマスクでイオン注入が行われるので、フォトリソグラフィによる合わせずれの問題は発生しない。
次に、第１の実施形態の製造方法を、図２〜６を参照して説明する。先ず図２に示すように、ｎ型不純物として窒素を濃度１×１０19／ｃｍ3含み、厚さ３００μｍのｎ+ 型４ＨＳｉＣ基板１上に、ｎ型不純物（例えば窒素（Ｎ））を濃度５×１０15／ｃｍ3含む第１の炭化珪素層（ｎ- 型ドリフト層）２を、厚さが１０μｍ程度となるようにエピタキシャル成長させる。この場合のエピタキシャル層の厚さと濃度はデバイスの設計耐圧によって定められる。第１の実施形態は１２００Ｖの耐圧に相当する。また、ｎ型不純物として窒素を用いたが、別の不純物、例えばリン（Ｐ）等を用いてもよい。また、窒素とリンを同時に用いてもよい。
次に、図３に示すように、ｎ- 型ドリフト層２の表面に、ｐ型不純物（例えばＡｌ）が濃度１×１０17〜５×１０17／ｃｍ3程度の第２の炭化珪素層３を、厚さ０．６μｍエピタキシャル成長させる。
次に、図４に示すように、シリコン酸化膜等によるイオン注入マスク６を第２の炭化珪素層３の上に形成し、ｎ型不純物（例えば、リン（Ｐ））を基板温度５００℃程度に加熱した状態で、加速エネルギー１０〜２５０ｋｅＶ、総ドーズ５×１０15 ／ｃｍ2 の条件でイオン注入し、表面から０．３μｍの領域に、第１の炭化珪素領域４と第２の炭化珪素領域（ソース領域）５を形成する。
次に、図５に示すように、ソース領域５の表面領域に選択的に不純物濃度１×１０20／ｃｍ3 のｎ+ 型ソースコンタクト領域７を形成する。さらに、ソース領域５内にソース領域５を貫通し、第２の炭化珪素層３に達するようなイオン注入が行われ、ｐ+ 型コンタクト７が形成される。なお、ｐ+ 型コンタクト７は、第２の炭化珪素層３に接続すればよいので、必ずしもソース領域５内にある必要はない。更に第２の炭化珪素層３を貫通して第１の炭化珪素層２に達する、ｎ- 型の第３の炭化珪素領域９がイオン注入で形成される。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に、図６に示すように、例えば第３の炭化珪素領域９、第１の炭化珪素領域４、ベース領域３及びソース領域５に跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０１を選択的に形成する。ゲート絶縁膜１０１上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１１を形成する。その後ゲート電極１１を覆うように表面酸化およびＣＶＤ法によりシリコン酸化膜１０２を形成する。
次に、炭化珪素基板１の表面全体をレジストでカバーして（不図示）、炭化珪素基板１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。次いで、炭化珪素基板１の裏面にはＮｉ膜を蒸着し、ドレイン電極（第２の主電極）１３を形成する。その後、ソースコンタクト７及びｐ+ コンタクト８上に、蒸着およびリフトオフ法によりＮｉ膜のソース電極（第１の主電極）１２を選択的に形成する。最後に９５０℃で５分程度シンター処理し、ソース電極１２とドレイン電極１３のオーミック接触を良好なものにする。以上により、図１に示す第１の実施形態の縦型ＳｉＣＭＯＳＦＥＴが完成する。
第１の実施形態においては、第１の炭化珪素領域４と第２の炭化珪素領域（ソース領域）５の対向する端部の間がチャネル領域となるが、チャネルがエピタキシャル層３の上に形成されるので、チャネル中の電荷の高移動度を達成できる。
続いて、第1の実施形態の変形例について述べる。
（変形例１）
第１の実施形態の図３において、第２の炭化珪素層３をエピタキシャル成長によって形成したが、これをイオン注入によって形成してもよい。その場合は、第１の炭化珪素層２の上面より、加速エネルギー３５０ｋｅＶ、総ドーズ１×１０14ｃｍ2の条件で、例えばＡｌをイオン注入する。
（変形例２）
第１の実施形態の図５において第２の炭化珪素領域９をイオン注入で形成する際に、イオン注入の濃度を制御して、濃度を下に行くほど低くなるように形成する。この際のイオン注入の最高エネルギーはエピタキシャル層３を貫通するエネルギーとし、例えば、最高エネルギー４００ｋｅＶの多段イオン注入によって、上側の不純物濃度を濃度２×１０16／ｃｍ3、下側の不純物濃度を５×１０15／ｃｍ3となるよう、深さ方向に不純物濃度を段階的に減少するように形成する。このようにイオン注入を行なうことにより、第２の炭化珪素領域９の下側コーナー部分の内側に空乏層が広がりやすくなり、コーナー部分での電界強度を低減させることができ、素子耐圧を向上させることができる。
（変形例３）
第１の実施形態の炭化珪素基板１をｐ+ 型にすれば、ＩＧＢＴを形成することができる（図７）。この場合、５がエミッタ領域、１２がエミッタ電極、１３がコレクタ電極となる。別の製造方法としては、図８に示すように、ｎ- 型炭化珪素基板１の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して、ｐ型コレクタ層１５を形成するようにしてもよい。
以上の第１の実施形態によれば、同一マスクによって第１の炭化珪素領域とソース領域を同時に形成する。チャネル長はこのマスクによって決定されるので、合わせずれの問題を回避できる。このため、チャネル長の微細化が可能となり、オン抵抗を大幅に低下させることができる。
（第２の実施形態）
図９は第３の実施形態に係わるＳｉＣＭＯＳＦＥＴの断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。第１の実施形態との相異は、ｐ- 型ベース領域がｐ- 型ウェル１４として形成され、第１の炭化珪素領域４が、ｐ- 型ウェル１４に隣接する第１の炭化珪素層２の凸部上面をも覆うように形成されていることである。
第２の実施形態の縦型ＳｉＣＭＯＳＦＥＴの製造方法を説明する。第１の実施形態の図２と同様に、ｎ+ 型４ＨＳｉＣ（例えば、不純物濃度５×１０18／ｃｍ3）基板１上に、ｎ型不純物（例えば窒素（Ｎ））を濃度５×１０15／ｃｍ3含む第１の炭化珪素層（ｎ- 型ドリフト層）２を、厚さが１０μｍ程度となるようにエピタキシャル成長させる。この場合のエピタキシャル層の厚さと濃度はデバイスの設計耐圧によって定められる。
次に、第１の炭化珪素層２の表面にシリコン酸化膜（不図示）を形成する。このシリコン酸化膜上にレジスト（不図示）をスピンコートし、フォトリソグラフィ技術により、レジストをパターニングする。このパターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチングにより、不図示のシリコン酸化膜をエッチングする。これによりイオン注入マスク（不図示）が形成される。このイオン注入マスクを用いて、第１の炭化珪素層２に対して、ｐ型不純物（例えば、Ａｌ）の選択イオン注入を行なう。Ａｌは、室温で、加速エネルギー３５０ｋｅＶ、総ドーズ１×１０14／ｃｍ2 の条件で注入する。この結果、図１０に示すように、表面から深さ０．３μｍまでの領域に、ｐ型不純物を含んだベース領域１４が形成される。
次に、第１の実施形態と同様に、図１１に示すように、シリコン酸化膜等によるイオン注入マスク６を第２の炭化珪素層３の上に形成し、ｎ型不純物（例えば、リン（Ｐ））を基板温度５００℃程度に加熱した状態で、加速エネルギー１０〜２５０ｋｅＶ、総ドーズ５×１０15 ／ｃｍ2 の条件でイオン注入し、表面から０．３μｍの領域に、第１の炭化珪素領域４と第２の炭化珪素領域（ソース領域）５を形成する。このとき、第１の炭化珪素領域のマスク６側の端部が、第１の炭化珪素層２のｐ型ベース領域１４の端部に一致するか、ｐ型ベース領域１４中に張り出すように形成することが肝要である。
次に、図１２に示すように、ソース領域５の表面領域に選択的に不純物濃度１×１０20／ｃｍ3 のｎ+ 型ソースコンタクト領域７を形成する。さらに、ソース領域５内にソースコンタクト領域７に隣接しつつソース領域５を貫通し、ベース領域３に達するようなイオン注入が行われ、ｐ+ 型コンタクト８が形成される。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
その後は、第１の実施形態と同様に、第１の炭化珪素領域４、ベース領域３及びソース領域５に跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０１を選択的に形成する。ゲート絶縁膜１０１上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１１を形成する。その後ゲート電極１１を覆うように、表面酸化およびＣＶＤ法によりシリコン酸化膜１０２を形成する。
次に、炭化珪素基板１の表面全体をレジストでカバーして（不図示）、炭化珪素基板１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。次いで、炭化珪素基板１の裏面にはＮｉ膜を蒸着し、ドレイン電極１３を形成する。その後、ソースコンタクト７及びｐ+ 型コンタクト８上に、蒸着およびリフトオフ法によりＮｉ膜のソース電極１２を選択的に形成する。最後に９５０℃で５分程度シンター処理し、ソース電極１２とドレイン電極１３のオーミック接触を良好なものにする。以上により、図９に示す第２の実施形態の縦型ＳｉＣＭＯＳＦＥＴが完成する。第２の実施形態においても、第１の炭化珪素領域４と第２の炭化珪素領域（ソース領域）５の間の距離がチャネル長となる。
第２の実施形態においても、同一マスクによって第１の炭化珪素領域と第２の炭化珪素領域（ソース領域）を同時に形成する。チャネル長はこのマスクによって決定されるので、合わせずれの問題を回避できる。このため、チャネル長の微細化が可能となり、オン抵抗を大幅に低下させることができる。また、第２の実施形態では、第１の実施形態における第２の炭化珪素層９を形成する必要が無いので、工程を簡略化できる。
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
第１の実施形態に係る縦型ＳｉＣＭＯＳＦＥＴの断面図。 第１の実施形態のＳｉＣＭＯＳＦＥＴの製造工程を説明する為の断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 第１の実施形態の変形例に係るＩＧＢＴの断面図。 第１の実施形態の他の変形例に係るＩＧＢＴの断面図。 第２の実施形態に係る縦型ＳｉＣＭＯＳＦＥＴの断面図。 第２の実施形態のＳｉＣＭＯＳＦＥＴの製造工程を説明する為の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。
符号の説明
１…ＳｉＣ基板
２…第１の炭化珪素層（ドリフト層）
３…第２の炭化珪素層、ベース領域
４…第１の炭化珪素領域
５…第２の炭化珪素領域（ソース領域）
７…ソースコンタクト
８…ｐ+ コンタクト
９…第３の炭化珪素領域
１０１…ゲート絶縁膜
１０２…シリコン酸化膜
１１…ゲート電極
１２…第１の主電極（ソース電極、エミッタ電極）
１３…第２の主電極（ドレイン電極、コレクタ電極）
１４…ベース領域（ウェル）
１５…ｐ+ 型層（コレクタ層）

Claims (6)

  1. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、
    前記第１の炭化珪素層上に形成された第２導電型の第２の炭化珪素層と、
    前記第２の炭化珪素層の内部表面に所定の間隔で対向して設けられ、同一濃度、同一深さを有する第１導電型の第１および第２の炭化珪素領域と、
    前記第１の炭化珪素領域及び前記第２の炭化珪素層を貫通し、前記第１の炭化珪素層に達する第３の炭化珪素領域と、
    前記第１と第２の炭化珪素領域の上と、前記第１と第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の上に連続的に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２の炭化珪素領域の表面に形成された第１導電型の第１のコンタクト領域と、
    前記第２の炭化珪素領域の表面に形成され、前記第２の炭化珪素領域を貫通して前記第２の炭化珪素層に達するように形成された第２導電型の第２のコンタクト領域と、
    前記第１及び第２のコンタクト領域上に形成された第１の主電極と、
    前記炭化珪素基板の前記第２の主面に形成された第２の主電極と、
    を具備し、前記第３の炭化珪素領域は、深さ方向に不純物濃度が段階的に減少するような濃度勾配となっていることを特徴とする半導体装置。
  2. 前記炭化珪素基板が第１導電型でＭＯＳＦＥＴを構成することを特徴とする請求項１に記載の半導体装置。
  3. 前記炭化珪素基板が第２導電型でＩＧＢＴを構成することを特徴とする請求項１に記載の半導体装置。
  4. 炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成する工程と、
    前記第１の炭化珪素層の上に第２導電型の第２の炭化珪素層を形成する工程と、
    前記第２の炭化珪素層の上面にイオン注入マスクを形成する工程と、
    前記イオン注入マスクを用いて、第１導電型不純物を前記第２の炭化珪素層にイオン注入し、第１及び第２の炭化珪素領域を形成する工程と、
    前記第１の炭化珪素領域を貫通して前記第１の炭化珪素層に接続し、上面から下面に向けて低濃度となるように、イオン注入の濃度を制御して第１導電型の第３の炭化珪素領域を形成する工程と、
    前記第２の炭化珪素領域の表面に、第１導電型の第１のコンタクト領域を形成する工程と、
    前記第２の炭化珪素領域の表面に、前記第２の炭化珪素領域を貫通して前記第２の炭化珪素層に接続する第２導電型の第２のコンタクト領域を形成する工程と、
    前記第１及び第２の炭化珪素領域の上と、前記第１及び第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の上に、連続的にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記第１及び第２のコンタクト領域上に第１の主電極を形成する工程と、
    前記炭化珪素基板の前記第２の主面に第２の主電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 前記炭化珪素基板が第１導電型でＭＯＳＦＥＴを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記炭化珪素基板が第２導電型でＩＧＢＴを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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