JP2008226997A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】オン抵抗を小さくすることのできる半導体装置およびその製造方法を提供する。
【解決手段】ＩＧＢＴ９１は、基板Ｓと、基板Ｓの上面Ｓａ側に形成されたエミッタ電極１７と、基板Ｓの下面Ｓｂ側に形成されたコレクタ電極１５と、エミッタ電極１７とコレクタ電極１５との間を流れる電流を制御するための制御機構（ｐ型ベース領域７、ｎ+不純物領域１１、絶縁膜１３、およびゲート電極１９）とを備えている。ｎ-ドリフト領域１が基板Ｓ内に形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、パワーデバイスとして用いられる半導体装置およびその製造方法に関する。
パワーデバイスとは、電力機器向けの半導体装置であり、電力の変換や制御用に最適化された半導体装置である。パワーデバイスは、通常の半導体素子に比べて高耐圧化、大電流化、高速・高周波化されているという特徴を有している。電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、３８頁〜４２頁（非特許文献１）には、パワーデバイスの一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）の従来の構造が開示されている。
図１７は、非特許文献１に記載のＩＧＢＴの構造を示す断面図である。図１７を参照して、ＩＧＢＴ１９１においては、ｐ+基板１０１上にｎ+バッファ層１０３が形成されており、ｎ+バッファ層１０３上にはｎ-エピタキシャル層１０５が形成されている。ｎ-エピタキシャル層１０５の表面にはｐベース層１０７、ｎ+拡散層１０９、およびｐ+ウェル１１１が形成されている。ｎ+拡散層１０９はｐベース層１０７の内部に形成されている。ｐ+ウェル１１１はｎ+拡散層１０９およびｐベース層１０７の中央部に形成されており、ｐ+ウェル１１１によってｎ+拡散層１０９およびｐベース層１０７の各々は２つに分断されている。ｎ-エピタキシャル層１０５上にはゲート酸化膜１１５を挟んでゲート電極１１７が形成されている。ゲート酸化膜１１５およびゲート電極１１７はｐベース層１０７の垂直真上に形成されている。ゲート電極１１７上にはＢＰＳＧ（Borophospho Silicate Glass）膜１１９が形成されている。また、ｎ-エピタキシャル層１０５上にはエミッタ電極１２１が形成されている。エミッタ電極１２１はｎ+拡散層１０９およびｐ+ウェル１１１の真上に形成されており、かつＢＰＳＧ膜１１９を覆っている。エミッタ電極１２１上にはＰＳＧ（Phospho Silicate Glass）膜１２３が形成されている。一方、ｐ+基板１０１の下にはコレクタ電極１１３が形成されている。
ＩＧＢＴ１９１においては、コレクタ電極１１３に正の電圧を加えた状態でゲート電極１１７に正の電圧を加えると、ゲート電極１１７の真下のｐベース層１０７表面にチャネルＣ１０１が形成される。その結果、コレクタ電極１１３からエミッタ電極１２１へ、矢印Ｉ１０１で示す電流経路を経て電流が流れる。このＩＧＢＴ１９１においては、ｎ-エピタキシャル層１０５がドリフト領域となっている。
電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、３８頁〜４２頁
半導体装置においては、オン抵抗（半導体装置内の電気抵抗）を小さくすることが求められている。たとえば上述のＩＧＢＴ１９１においては、矢印Ｉ１０１で示される電流経路の電気抵抗を小さくすることが求められている。したがって、本発明の一の目的は、オン抵抗を小さくすることのできる半導体装置およびその製造方法を提供することである。
また、半導体装置においては、小型化が求められている。たとえば上述のＩＧＢＴ１９１では、図中縦方向の長さを短くすることが求められている。しかしながら、ＩＧＢＴ１９１においてｎ-エピタキシャル層１０５の厚さを薄くすると、耐圧が低下するため、小型化には限度があった。したがって、本発明の他の目的は、小型化を図ることのできる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、基板と、基板の一方の主面側に形成された第１電極と、基板の他方の主面側に形成された第２電極と、第１電極と前記第２電極との間を流れる電流を制御するための制御機構とを備えている。第１導電型のドリフト領域が基板内に形成されている。
本発明の半導体装置の製造方法は、第１導電型のドリフト領域が形成された基板の一方の主面側に第１電極を形成する工程と、基板の他方の主面側に第２電極を形成する工程と、第１電極と第２電極との間を流れる電流を制御するための制御機構を形成する工程とを備えている。
本願発明者らは、従来の半導体装置においては基板上に形成されたエピタキシャル層がドリフト領域として機能していたため、半導体基板、バッファ層、およびエピタキシャル層が電流経路となり、オン抵抗の増大の原因となっていたことを見出した。そこで、本発明の半導体装置およびその製造方法においては、ドリフト領域を基板内に形成することにより、バッファ層およびエピタキシャル層を省略することができる。その結果、バッファ層およびエピタキシャル層が電流経路とならない分だけオン抵抗を小さくすることができる。また、バッファ層およびエピタキシャル層が無い分だけ小型化を図ることができる。
なお、本願明細書において「ドリフト領域」とは、半導体装置においてキャリアが電界によって加速される領域を意味している。
本発明の半導体装置において好ましくは、基板はＳｉＣ（炭化ケイ素）またはＧａＮ（窒化ガリウム）よりなっている。
基板が上記の材料よりなる場合、良質のｐ型基板を製造することは難しい。本発明によれば、ｎ型基板内にドリフト領域が形成されるので、ｐ型の基板を使用する必要がない。したがって、基板が上記の材料よりなる場合でも半導体装置を製造することができる。加えて、これらの材料は、Ｓｉ（シリコン）に比べてバンドギャップが広く、絶縁破壊電界が高いため、高耐圧かつ低抵抗のデバイスを得ることができる。
本発明の半導体装置において好ましくは、第２電極とドリフト領域との間において第２電極と接触して形成された第１導電型の電極領域をさらに備えている。
これにより、ｎ+型の基板を用いる従来技術よりも低抵抗のデバイスを得ることができる。
本発明の半導体装置において好ましくは、第２電極とドリフト領域との間において第２電極と接触して形成された第２導電型の電極領域をさらに備えている。
本発明の半導体装置において好ましくは、第１電極に接触して形成された第２導電型の第１半導体領域をさらに備えている。制御機構はドリフト領域と第１半導体領域とによって構成されている。
これにより、ドリフト領域と第１半導体領域とのｐｎ接合の整流作用により第１電極と第２電極との間を流れる電流が制御される。
本発明の半導体装置において好ましくは、第１電極は基板とショットキー接触している。制御機構は第１電極と基板とによって構成されている。
これにより、第１電極と基板とのショットキー接合の整流作用により第１電極と第２電極との間を流れる電流が制御される。
本発明の半導体装置において好ましくは、制御機構は、ドリフト領域よりも第１電極側に形成された第２導電型の第１半導体領域と、第１電極および第１半導体領域と接触して形成された第１導電型の第２半導体領域と、第１電極と前記第２半導体領域との間の前記第１半導体領域と接触して形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第１半導体領域と対向して形成されたゲート電極とを含んでいる。
これにより、ゲート絶縁膜を挟んでゲート電極と対向する第１半導体領域内がチャネルとなり、チャネルを流れるキャリアの量がゲート電極に加える電圧によって制御される。その結果、第１電極と第２電極との間を流れる電流が制御される。
本発明の半導体装置において好ましくは、制御機構は、ゲート電極と、ゲート電極に接触して形成された第２導電型の第１半導体領域と、第１電極およびドリフト領域と電気的に接続するように形成された第１導電型の第２半導体領域と、第２半導体領域を挟んで第１不純物領域と対向して形成された第２導電型の第３半導体領域とを含んでいる。
これにより、第１半導体領域と第３半導体領域とによって挟まれた第２半導体領域内がチャネルとなり、チャネルを流れるキャリアの量がゲート電極に加える電圧によって制御される。その結果、第１電極と第２電極との間を流れる電流が制御される。
本発明の半導体装置において好ましくは、制御機構は、ゲート電極と、ゲート電極およびドリフト領域と接触して形成された第２導電型の第１半導体領域と、第２電極に接触して第１半導体領域内に形成された第１導電型の第２半導体領域とを含んでいる。
これにより、ゲート電極から第２電極へ流す電流の量によって第１電極と第２電極との間を流れる電流が制御される。
本発明の半導体装置において好ましくは、基板の不純物密度が１×１０15ｃｍ-3以下である。これにより、耐圧を向上しつつ、基板の厚さをたとえば２００μｍ程度よりも厚くすることができる。
上記製造方法において好ましくは、第２電極とドリフト領域との間において第２電極と接触して第１導電型の電極領域を形成する工程をさらに備えている。電極領域はエピタキシャル成長により形成される。
これにより、第２電極がエピタキシャル成長による電極領域に接触して形成されるため、従来技術と同程度の特性（平坦性、強度、パッケージ実装時のダイボンディングの接着性、またはコンタクト抵抗など）を有する第２電極を得ることができ、低抵抗のデバイスを得ることができる。
上記製造方法において好ましくは、第２電極とドリフト領域との間において第２電極と接触して第１導電型の電極領域を形成する工程をさらに備えている。電極領域はイオン注入法により形成される。
これにより、第２電極が形成される側の基板にイオン注入を行なうだけで電極領域を形成することができるので、電極領域を簡便に形成することができる。
上記製造方法において好ましくは、基板を形成する工程をさらに備えている。
本発明の半導体装置およびその製造方法によれば、オン抵抗を小さくすることができる。また、小型化を図ることができる。
以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるＩＧＢＴの構成を示す断面図である。図１を参照して、本実施の形態における半導体装置としてのＩＧＢＴ９１は、基板Ｓと、第１電極としてのエミッタ電極１７と、第２電極としてのコレクタ電極１５と、ゲート電極１９と、第１半導体領域としてのｐ型ベース領域７と、ｐ+不純物領域５と、ｎ+不純物領域３と、第２半導体領域としてのｎ+不純物領域１１と、ｐ+不純物領域９と、ゲート絶縁膜としての絶縁膜１３と、エミッタ配線２６とを主に備えている。
基板Ｓは、たとえばＳｉＣやＧａＮなどのワイドギャップ半導体よりなっており、不純物密度が１×１０15ｃｍ-3以下である。基板Ｓ内にはｎ-ドリフト領域１と、電極層としてのｎ+不純物領域３と、ｐ+不純物領域５とが形成されている。下面Ｓｂ側の基板Ｓ内にｎ+不純物領域３とｐ+不純物領域５とが形成されている。ｐ+不純物領域５は基板Ｓの表面に形成されており、ｎ+不純物領域３はｐ+不純物領域５よりも基板Ｓの内部に形成されている。そして基板Ｓの残りの部分がｎ-ドリフト領域１となっている。
基板Ｓの上面Ｓａ上には、上面Ｓａに接触してｐ型ベース領域７が形成されており、基板Ｓの下面Ｓｂの下には、下面Ｓｂに接触してコレクタ電極１５が形成されている。ｐ型ベース領域７の表面にはｐ+不純物領域９およびｎ+不純物領域１１が形成されている。ｐ+不純物領域９およびｎ+不純物領域１１の各々は環状の平面形状を有しており、ｎ+不純物領域１１はｐ+不純物領域９の内周側に接触している。ｎ+不純物領域１１の内周側にはゲート電極１９が形成されている。ゲート電極１９は基板Ｓに達するトレンチの内部に形成されており、その周囲を絶縁膜１３で覆われている。ゲート電極１９は絶縁膜１３を挟んでｎ+不純物領域１１およびｐ型ベース領域７と対向している。ｐ型ベース領域７上にはエミッタ電極１７およびエミッタ配線２６が形成されている。エミッタ電極１７はｐ型ベース領域７、ｐ+不純物領域９、およびｎ+不純物領域１１と接触している。
ＩＧＢＴ９１においては、矢印Ｉ１で示す電流経路を通ってコレクタ電極１５からエミッタ電極１７へ電流が流れる。具体的には、ｐ+不純物領域５、ｎ+不純物領域３、ｎ-ドリフト領域１、ｐ型ベース領域７、およびｎ+不純物領域１１を通って、コレクタ電極１５からエミッタ電極１７へ電流が流れる。
この電流は、ｐ型ベース領域７と、ｎ+不純物領域１１と、絶縁膜１３と、ゲート電極１９とによって構成される制御機構によって制御される。すなわち、ゲート電極１９がエミッタ電極１７と同電位かそれよりも低い電位である場合には、ｎ-ドリフト領域１とｐ型ベース領域７との境界で電流が遮断され、コレクタ電極１５からエミッタ電極１７へ電流は流れない。一方、ゲート電極１９およびコレクタ電極１５がエミッタ電極１７よりも高い電位である場合には、絶縁膜１３を挟んでゲート電極１９と対向するｐ型ベース領域７内にチャネルＣ１が形成され、チャネルＣ１を通じて電流が流れる。つまり、チャネルＣ１を流れるキャリアの量がゲート電極１９に加える電圧によって制御され、その結果、コレクタ電極１５からエミッタ電極１７へ流れる電流が制御される。
なお、従来のようにドリフト領域がエピタキシャル層である場合には、エピタキシャル層に隣接してバッファ層が形成されている。一方、本発明のようにドリフト領域が基板内に形成されている場合には、バッファ層は存在していない。したがって、バッファ層の存在の有無によってドリフト領域が基板内に形成されているか否かを検証することができる。
続いて、本実施の形態におけるＩＧＢＴ９１の製造方法について、図２〜図１０を用いて説明する。
始めに図２を参照して、たとえば不純物密度４×１０14ｃｍ-3、厚さ２５０μｍのＳｉＣよりなるｎ-の基板Ｓを昇華法にて形成する。そして、基板Ｓの下面Ｓｂ側から基板Ｓにｎ型の不純物イオンを注入する。このｎ型の不純物イオンは、たとえば不純物密度１×１０16ｃｍ-3、深さ１．５μｍで注入される。これにより、ｎ+不純物領域３が形成される。続いて、基板Ｓの下面Ｓｂ側から基板Ｓにｐ型の不純物イオンを注入する。このｐ型の不純物イオンは、たとえば不純物密度１×１０19ｃｍ-3、深さ０．５μｍで注入される。これにより、ｐ+不純物領域５が形成され、イオン注入されていない部分がｎ-ドリフト領域１となる。なお、ｐ+不純物領域５は上述のようにイオン注入法を用いて形成されてもよいし、エピタキシャル成長により形成されてもよい。
続いて図３を参照して、基板Ｓの上面Ｓａ上にｐ型のＳｉＣをエピタキシャル成長し、ｐ型ベース領域７を形成する。ｐ型ベース領域７は、たとえば不純物密度１×１０16ｃｍ-3、厚さ１μｍで形成される。
次に図４を参照して、タングステン層２１をｐ型ベース領域７の表面７ａ上に形成し、通常の写真製版技術およびエッチング技術によりタングステン層２１を所定形状にパターニングする。そして、タングステン層２１をマスクとしてｐ型ベース領域７にｐ型の不純物イオンを注入する。タングステン層２１はたとえば１μｍの厚さで形成され、ｐ型の不純物イオンは、たとえば不純物密度１×１０19ｃｍ-3、深さ０．５μｍで注入される。これにより、ｐ+不純物領域９が形成される。その後、タングステン層２１を除去する。
次に図５を参照して、タングステン層２２をｐ型ベース領域７の表面７ａ上に形成し、通常の写真製版技術およびエッチング技術によりタングステン層２２を所定形状にパターニングする。そして、タングステン層２２をマスクとしてｐ型ベース領域７にｎ型の不純物イオンを注入する。タングステン層２２はたとえば１μｍの厚さで形成され、ｎ型の不純物イオンは、たとえば不純物密度１×１０19ｃｍ-3、深さ０．５μｍで注入される。これにより、ｎ+不純物領域１１が形成される。その後、タングステン層２２を除去する。
次に図６を参照して、所定形状のレジスト２３をｐ型ベース領域７の表面７ａ上に形成し、レジスト２３をマスクとしてｎ+不純物領域１１およびｐ型ベース領域７をエッチングする。これにより、基板Ｓに達するトレンチ２が形成される。
次に図７を参照して、図示しない犠牲酸化膜をトレンチ２内に形成する。この犠牲酸化膜は、温度１１５０℃の酸素雰囲気で９０分間基板Ｓを保持することにより形成される。そして、犠牲酸化膜をフッ酸により除去する。これにより、トレンチ２の内壁面のダメージ層が除去される。続いて、絶縁膜１３ａをトレンチ２内に形成する。絶縁膜１３は、温度１３００℃の酸素雰囲気で４０分間基板Ｓを保持することにより形成される。その後、レジスト２３を除去する。
次に図８を参照して、たとえば電子ビーム蒸着法を用いて基板Ｓの下面Ｓｂにコレクタ電極１５を形成する。コレクタ電極１５は、たとえばＮｉ（ニッケル）のように基板Ｓとオーミック接触する材料により形成され、たとえば厚さ０．１μｍで形成される。続いて、トレンチ２内にレジスト２４を形成し、たとえば電子ビーム蒸着法を用いてｐ型ベース領域７の表面７ａ上およびレジスト２４上に導電膜１７ａを形成する。導電膜１７ａはたとえばＮｉのように基板Ｓとオーミック接触する材料により形成され、たとえば厚さ０．１μｍで形成される。続いて、レジスト２４とともにレジスト２４上の導電膜１７ａを除去（リフトオフ）する。これにより、図９に示すように、残った導電膜１７ａによってエミッタ電極１７が形成される。その後、温度１０００℃のアルゴン雰囲気で２分間基板Ｓを保持することにより、エミッタ電極１７のＮｉが合金化される。続いて、たとえばＡｌ（アルミニウム）よりなるゲート電極１９をトレンチ２内に形成する。
次に図１０を参照して、ゲート電極１９上およびエミッタ電極１７上に絶縁膜１３ｂを形成する。続いて、ゲート電極１９の真上の絶縁膜１３ｂ上にのみレジスト２５を形成し、レジスト２５をマスクとして絶縁膜１３ｂをエッチングする。これにより、ゲート電極１９上にのみ絶縁膜１３ｂが残り、絶縁膜１３（図１）が形成される。その後、図１を参照して、レジスト２５を除去し、たとえば電子ビーム蒸着法を用いてＡｌよりなるエミッタ配線２６をエミッタ電極１７上および絶縁膜１３上に形成する。以上の工程により、本実施の形態におけるＩＧＢＴ９１が完成する。
本実施の形態におけるＩＧＢＴ９１は、基板Ｓと、基板Ｓの上面Ｓａ側に形成されたエミッタ電極１７と、基板Ｓの下面Ｓｂ側に形成されたコレクタ電極１５と、エミッタ電極１７とコレクタ電極１５との間を流れる電流を制御するための制御機構（ｐ型ベース領域７、ｎ+不純物領域１１、絶縁膜１３、およびゲート電極１９）とを備えている。ｎ-ドリフト領域１が基板Ｓ内に形成されている。
本実施の形態におけるＩＧＢＴ９１の製造方法は、ｎ-ドリフト領域１が形成された基板Ｓの上面Ｓａ側にエミッタ電極１７を形成する工程と、基板Ｓの下面Ｓｂ側にコレクタ電極１５を形成する工程と、エミッタ電極１７とコレクタ電極１５との間を流れる電流を制御するための制御機構（ｐ型ベース領域７、ｎ+不純物領域１１、絶縁膜１３、およびゲート電極１９）を形成する工程とを備えている。
本実施の形態におけるＩＧＢＴ９１およびその製造方法によれば、ドリフト領域１を基板Ｓ内に形成することにより、バッファ層およびエピタキシャル層を省略することができる。その結果、バッファ層およびエピタキシャル層が電流経路とならない分だけオン抵抗を小さくすることができる。また、バッファ層およびエピタキシャル層が無い分だけ小型化を図ることができる。
本実施の形態におけるＩＧＢＴ９１において、基板ＳはＳｉＣまたはＧａＮよりなっている。本実施の形態におけるＩＧＢＴ９１においては、基板Ｓとしてｐ型基板を用いる必要が無いので、良質なｐ型基板を製造するのが難しいこれらの材料であっても基板として用いることができ、ＩＧＢＴ９１を製造することができる。
また、基板Ｓの不純物密度を１×１０15ｃｍ-3以下とすることにより、耐圧を向上しつつ、基板の厚さをたとえば２００μｍ程度よりも厚くすることができる。基板を自立することができる（反ったり折れたりしない）ようにするためには、基板が２００μｍ程度以上の厚みであることが必要であるといわれている。さらに、本発明のデバイスはノンパンチスルー（第２電極に空乏層が達しないデバイス）とすることが好ましく、ノンパンチスルーのデバイスの場合にはドリフト層の厚さを理論上最大の空乏層厚さの２倍程度とすることが好ましい。つまり、ノンパンチスルーであり、かつ自立可能なデバイスを得るためには、最大の空乏層厚さを１００μｍ以上とすることが好ましい。
図１１は、ＳｉＣ基板の不純物密度と、最大の空乏層厚さおよび最大耐圧との関係の計算結果を示す図である。図１１を参照して、最大の空乏層厚さを１００μｍ以上とするためには、不純物密度が１×１０15ｃｍ-3以下とすることが好ましいことが分かる。また、ＧａＮ基板の場合にも、図１１に示すＳｉＣ基板とほぼ同様の関係が得られる。
（実施の形態２）
図１２は、本発明の実施の形態２におけるＵＭＯＳＦＥＴ（U-shaped trench Metal-Oxide-Silicon Field-Effect Transistor）の構成を示す断面図である。図１２を参照して、本実施の形態における半導体装置としてのＵＭＯＳＦＥＴ９２は、ｐ+不純物領域５が形成されていない点において、実施の形態１のＩＧＢＴと構造上異なっている。これにより、電極領域としてのｎ+不純物領域３は、ドレイン電極１５とｎ-ドリフト領域１との間においてドレイン電極１５と接触している。
また、実施の形態１のＩＧＢＴにおけるエミッタ電極およびエミッタ配線がそれぞれソース電極１７およびソース配線２６であり、コレクタ電極がドレイン電極１５である点において、実施の形態１のＩＧＢＴと機能上異なっている。
なお、これ以外のＵＭＯＳＦＥＴ９２の構成は、実施の形態１のＩＧＢＴと略同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
ＵＭＯＳＦＥＴ９２においては、実施の形態１のＩＧＢＴと同様に、矢印Ｉ２で示す電流経路を通ってドレイン電極１５からソース電極１７へ電流が流れ、この電流は、ｐ型ベース領域７と、ｎ+不純物領域１１と、絶縁膜１３と、ゲート電極１９とによって構成される制御機構によって制御される。但し、ｐ+不純物領域５が形成されていないので、ドレイン電極１５がソース電極１７よりも高い電位であっても、ｐ+不純物領域５からｎ-ドリフト領域１に正孔が注入されず、ｎ-ドリフト領域１の抵抗は低下しない。
続いて、本実施の形態におけるＵＭＯＳＦＥＴ９２の製造方法について説明する。
始めに図２を参照して、たとえば不純物密度１×１０15ｃｍ-3、厚さ２５０μｍのＳｉＣよりなるｎ-の基板Ｓを昇華法にて形成する。そして、基板Ｓの下面Ｓｂ側から基板Ｓにｎ型の不純物イオンを注入する。このｎ型の不純物イオンは、たとえば不純物密度１×１０19ｃｍ-3、深さ０．５μｍで注入される。これにより、ｎ+不純物領域３が形成され、イオン注入されていない部分がｎ-ドリフト領域１となる。
その後、図３〜図１０に示す実施の形態１と同様の工程を経て、図１２に示すＵＭＯＳＦＥＴ９２が完成する。
本実施の形態におけるＵＭＯＳＦＥＴ９２およびその製造方法によれば、実施の形態１のＩＧＢＴおよびその製造方法とほぼ同様の効果を得ることができる。
（実施の形態３）
図１３は、本発明の実施の形態３におけるＪＦＥＴ（Junction Field Effect Transistor）の構成を示す断面図である。図１３を参照して、本実施の形態における半導体装置としてのＪＦＥＴ９３は、基板Ｓと、第１電極としてのソース電極３９と、ソース配線４７と、第２電極としてのドレイン電極４０と、ゲート電極４１と、ゲート配線４２と、第１半導体領域としてのｐ+不純物領域３７と、第２半導体領域としてのｎ型不純物領域３２と、第３半導体領域としてのｐ+不純物領域３１と、ｐ型不純物領域３３と、ｎ+不純物領域３５と、電極層としてのｐ+不純物領域３４とを主に備えている。
基板Ｓは、たとえばＳｉＣやＧａＮなどのワイドギャップ半導体よりなっており、不純物密度が１×１０15ｃｍ-3であり、厚さが２５０μｍである。基板Ｓ内にはｎ-ドリフト領域１と、ｐ+不純物領域３１と、ｐ+不純物領域３４とが形成されている。上面Ｓａ側の基板Ｓ表面にはｐ+不純物領域３１が環状の平面形状で形成されており、下面Ｓｂ側の基板Ｓ表面にはｐ+不純物領域３４が形成されている。そして基板Ｓの残りの部分がｎ-ドリフト領域１となっている。
基板Ｓの上面Ｓａ上には、上面Ｓａに接触してｎ型不純物領域３２が形成されており、基板Ｓの下面Ｓｂの下には、下面Ｓｂに接触してドレイン電極４０が形成されている。ｎ型不純物領域３２の表面にはｐ型不純物領域３３、ｎ+不純物領域３５、およびｐ+不純物領域３７が形成されている。ｐ型不純物領域３３はｎ+不純物領域３５およびｐ+不純物領域３７よりも深い位置まで延在しており、ｐ+不純物領域３１に接触している。ｎ+不純物領域３５およびｐ+不純物領域３７は、ｎ型不純物領域３２を挟んでｐ+不純物領域３１と対向している。ｐ型不純物領域３３およびｎ+不純物領域３５の各々は環状の平面形状を有しており、ｎ+不純物領域３５はｐ型不純物領域３３の内周側に接触している。ｎ+不純物領域３５の内周側には、間隔を空けてｐ+不純物領域３７が環状の平面形状で形成されている。
ｎ型不純物領域３２上にはゲート電極４１、ゲート配線４２、ソース電極３９、およびソース配線４７が形成されている。ゲート電極４１はｐ+不純物領域３７と接触して形成されており、環状の平面形状を有している。ゲート電極４１の内周側のｎ型不純物領域３２上には絶縁膜４３が形成されており、ゲート電極４１上および絶縁膜４３上にはゲート配線４２が形成されている。ソース電極３９はｎ型不純物領域３２、ｐ型不純物領域３３、およびｎ+不純物領域３５と接触して形成されている。ソース電極３９はｎ型不純物領域３２およびｎ+不純物領域３５を通じてｎ-ドリフト領域１と電気的に接続されている。ゲート配線４２は絶縁膜４５によって覆われており、絶縁膜４５上およびソース電極３９上にはソース配線４７が形成されている。
ＪＦＥＴ９３においては、矢印Ｉ３で示す電流経路を通ってドレイン電極４０からソース電極３９へ電流が流れる。具体的には、ｐ+不純物領域３４、ｎ-ドリフト領域１、ｎ型不純物領域３２、およびｎ+不純物領域３５を通って、ドレイン電極４０からソース電極３９へ電流が流れる。
この電流は、ゲート電極４１と、ｐ+不純物領域３７と、ｎ型不純物領域３２と、ｐ+不純物領域３１とによって構成される制御機構によって制御される。すなわち、ゲート電極４１がドレイン電極４０よりも低い電位である場合には、ｐ+不純物領域３７とｐ+不純物領域３１とに挟まれたｎ型不純物領域３２が空乏層化され、電流が遮断される。このため、ドレイン電極４０からソース電極３９へ電流は流れない。一方、ゲート電極４１がドレイン電極４０と同電位であるかそれよりも高い電位である場合には、ｐ+不純物領域３７とｐ+不純物領域３１とに挟まれたｎ型不純物領域３２にチャネルＣ２が形成され、チャネルＣ２を通じて電流が流れる。つまり、チャネルＣ２を流れるキャリアの量がゲート電極４１に加える電圧によって制御され、その結果、ドレイン電極４０からソース電極３９へ流れる電流が制御される。
本実施の形態におけるＪＦＥＴ９３によれば、実施の形態１のＩＧＢＴとほぼ同様の効果を得ることができる。
（実施の形態４）
図１４は、本発明の実施の形態４におけるサイリスタの構成を示す断面図である。図１４を参照して、本実施の形態における半導体装置としてのサイリスタ９４は、基板Ｓと、第１電極としてのアノード電極５８と、第２電極としてのカソード電極５５と、ゲート電極５７と、第１半導体領域としてのｐ型ベース領域５６およびｐ+不純物領域５１と、第２半導体領域としてのｎ+不純物領域５３と、カソード配線６１と、ゲート配線６３と、ｎ+不純物領域５２と、ｐ+不純物領域５４とを主に備えている。
基板Ｓは、たとえばＳｉＣやＧａＮなどのワイドギャップ半導体よりなっており、不純物密度が２．５×１０14ｃｍ-3である。基板Ｓ内にはｎ-ドリフト領域１と、電極層としてのｎ+不純物領域５２と、ｐ+不純物領域５４とが形成されている。上面Ｓａ側の基板Ｓ内にはｎ-ドリフト領域１が形成されており、下面Ｓｂ側の基板Ｓ内にはｎ+不純物領域５２とｐ+不純物領域５４とが形成されている。ｐ+不純物領域５４は基板Ｓの表面に形成されており、ｎ+不純物領域５２はｐ+不純物領域５４よりも基板Ｓの内部に形成されている。そして基板Ｓの残りの部分がｎ-ドリフト領域１となっている。
基板Ｓの上面Ｓａ上には、上面Ｓａに接触してｐ型ベース領域５６が形成されており、基板Ｓの下面Ｓｂの下には、下面Ｓｂに接触してアノード電極５８が形成されている。ｐ型ベース領域５６の表面にはｐ+不純物領域５１およびｎ+不純物領域５３が形成されている。ｐ+不純物領域５１は環状の平面形状を有しており、ｎ+不純物領域５３は一定間隔をおいてｐ+不純物領域５１の内周側に形成されている。
ｐ型ベース領域５６上にはゲート電極５７、ゲート配線６３、カソード電極５５、およびカソード配線６１が形成されている。ゲート電極５７はｐ+不純物領域５１と接触して形成されており、環状の平面形状を有している。ゲート配線６３はゲート電極５７上に形成されている。カソード電極５５はｎ+不純物領域５３と接触して形成されており、カソード配線６１はカソード電極５５の上に形成されている。
サイリスタ９４においては、矢印Ｉ４で示す電流経路を通ってアノード電極５８からカソード電極５５へ電流が流れる。具体的には、ｐ+不純物領域５４、ｎ+不純物領域５２、ｎ-ドリフト領域１、ｐ型ベース領域５６、およびｎ+不純物領域５３を通って、アノード電極５８からカソード電極５５へ電流が流れる。
この電流は、ゲート電極５７と、ｐ型ベース領域５６およびｐ+不純物領域５１と、ｎ+不純物領域５３とによって構成される制御機構によって制御される。すなわち、ゲート電極５７がカソード電極５５と同電位であるかまたはそれよりも低い電位である場合には、ｎ-ドリフト領域１とｐ型ベース領域５６との境界で電流が遮断され、アノード電極５８からカソード電極５５へ電流は流れない。一方、ゲート電極５７がカソード電極５５よりも高い電位である場合には、ｐ+不純物領域５１、ｐ型ベース領域５６、およびｎ+不純物領域５３を通ってゲート電極５７からカソード電極５５へ電流が流れ、それによってｎ-ドリフト領域１からｐ型ベース領域５６へ電流が流れる。その結果、アノード電極５８からカソード電極５５へ電流が流れる。つまり、ゲート電極５７からカソード電極５５へ流す電流の量によってアノード電極５８からカソード電極５５へ流れる電流が制御される。
本実施の形態におけるサイリスタ９４によれば、実施の形態１のＩＧＢＴとほぼ同様の効果を得ることができる。
（実施の形態５）
図１５は、本発明の実施の形態５におけるｐｎダイオードの構成を示す断面図である。図１５を参照して、本実施の形態における半導体装置としてのｐｎダイオード９５は、基板Ｓと、第１電極としてのアノード電極６５と、第２電極としてのカソード電極６６と、アノード配線６７と、第１半導体領域としてのｐ+不純物領域６８と、ｎ+不純物領域６４とを備えている。
基板Ｓは、たとえばＳｉＣやＧａＮなどのワイドギャップ半導体よりなっており、不純物密度が４×１０14ｃｍ-3であり、厚さが２５０μｍである。基板Ｓ内にはｎ-ドリフト領域１と、第１半導体領域としてのｐ+不純物領域６８と、ｎ+不純物領域６４とが形成されている。上面Ｓａ側の基板Ｓ内にはｐ+不純物領域６８が形成されており、下面Ｓｂ側の基板Ｓ内にはｎ+不純物領域６４が形成されている。そして基板Ｓの残りの部分がｎ-ドリフト領域１となっている。基板Ｓの上面Ｓａ上には、上面Ｓａに接触してアノード電極６５が形成されており、アノード電極６５上にはアノード配線６７が形成されている。基板Ｓの下面Ｓｂの下にはカソード電極６６が形成されている。アノード電極６５およびカソード電極６６の各々は基板Ｓとオーミック接触している。
ｐｎダイオード９５においては、矢印Ｉ５で示す電流経路を通ってアノード電極６５からカソード電極６６へ電流が流れる。具体的には、ｐ+不純物領域６８、ｎ-ドリフト領域１、およびｎ+不純物領域６４を通って、アノード電極６５からカソード電極６６へ電流が流れる。
この電流は、ｎ-ドリフト領域１とｐ+不純物領域６８とによって構成される制御機構によって制御される。アノード電極６５がカソード電極６６と同電位であるかまたはそれよりも低い電位である場合には、ｎ-ドリフト領域１とｐ+不純物領域６８との境界で増大した空乏層で電流が遮断され、アノード電極６５からカソード電極６６へ電流は流れない。一方、アノード電極６５がカソード電極６６よりも高い電位である場合には、ｎ-ドリフト領域１とｐ+不純物領域６８との境界の空乏層が狭まり、アノード電極６５からカソード電極６６へ電流が流れる。つまり、ｎ-ドリフト領域１とｐ+不純物領域６８とのｐｎ接合の整流作用によりアノード電極６５からカソード電極６６へ流れる電流が制御される。
本実施の形態におけるｐｎダイオード９５によれば、実施の形態１のＩＧＢＴとほぼ同様の効果を得ることができる。
（実施の形態６）
図１６は、本発明の実施の形態６におけるショットキーダイオードの構成を示す断面図である。図１６を参照して、本実施の形態における半導体装置としてのショットキーダイオード９６は、アノード電極６５と基板Ｓとがショットキー接触しており、ｐ+不純物領域６８が形成されていない点において実施の形態５のｐｎダイオードと異なっている。また、基版Ｓの不純物密度はたとえば１×１０15ｃｍ-3である。
なお、これ以外のショットキーダイオードの構成は、実施の形態５のｐｎ第オードの構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
ショットキーダイオード９６においては、矢印Ｉ６で示す電流経路を通ってアノード電極６５からカソード電極６６へ電流が流れる。具体的には、ｎ-ドリフト領域１およびｎ+不純物領域６４を通って、アノード電極６５からカソード電極６６へ電流が流れる。
この電流は、アノード電極６５と基板Ｓとによって構成される制御機構によって制御される。アノード電極６５がカソード電極６６と同電位であるかまたはそれよりも低い電位である場合には、アノード電極６５とｎ-ドリフト領域１との境界からｎ-ドリフト領域１内に延びる空乏層によって電流が遮断され、アノード電極６５からカソード電極６６へ電流は流れない。一方、アノード電極６５がカソード電極６６よりも高い電位である場合には、アノード電極６５とｎ-ドリフト領域１との境界の空乏層が狭まり、アノード電極６５からカソード電極６６へ電流が流れる。つまり、アノード電極６５と基板Ｓとのショットキー接合の整流作用によりアノード電極６５からカソード電極６６へ流れる電流が制御される。
本実施の形態におけるショットキーダイオード９６によれば、実施の形態１のＩＧＢＴとほぼ同様の効果を得ることができる。
なお、実施の形態１においては、ｎ+不純物領域３およびｐ+不純物領域５が基板Ｓ内に形成されており、ｐ型ベース領域７、ｐ+不純物領域９、およびｎ+不純物領域１１が基板Ｓ外に形成されている場合について示した。しかし、本発明においては、基板Ｓ内には少なくともｎ-ドリフト領域１が形成されていればよく、ｎ+不純物領域３、ｐ+不純物領域５、ｐ型ベース領域７、ｐ+不純物領域９、およびｎ+不純物領域１１の各々は、基板Ｓ内に形成されていても、基板Ｓ外に形成されていてもよい。実施の形態２〜６における不純物領域およびベース領域についても同様である。
また、上記実施の形態１〜６の構造の他、本発明の半導体装置はバイポーラトランジスタであってもよい。
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
本発明は、高耐圧を有する半導体装置およびその製造方法に適している。
本発明の実施の形態１におけるＩＧＢＴの構成を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第１工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第２工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第３工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第４工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第５工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第６工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第７工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第８工程を示す断面図である。 本発明の実施の形態１におけるＩＧＢＴの製造方法の第９工程を示す断面図である。 ＳｉＣ基板の不純物密度と、最大の空乏層厚さおよび最大耐圧との関係の計算結果を示す図である。 本発明の実施の形態２におけるＵＭＯＳＦＥＴの構成を示す断面図である。 本発明の実施の形態３におけるＪＦＥＴの構成を示す断面図である。 本発明の実施の形態４における半導体装置サイリスタの構成を示す断面図である。 本発明の実施の形態５におけるｐｎダイオードの構成を示す断面図である。 本発明の実施の形態６におけるショットキーダイオードの構成を示す断面図である。 非特許文献１に記載のＩＧＢＴの構造を示す断面図である。
符号の説明
１ ｎ-ドリフト領域、２ トレンチ、３，１１，３５，５２，５３，６４ ｎ+不純物領域、５，９，３１，３４，３７，５１，５４，６８ ｐ+不純物領域、７，５６ ｐ型ベース領域、７ａ ｐ型ベース領域表面、１３，１３ａ，１３ｂ，４３，４５ 絶縁膜、１５ コレクタ電極（ドレイン電極）、１７ エミッタ電極（ソース電極）、１７ａ 導電膜、１９ ゲート電極、２１，２２ タングステン層、２３〜２５ レジスト、２６ エミッタ配線（ソース配線）、３２ ｎ型不純物領域、３３ ｐ型不純物領域、３９ ソース電極、４０ ドレイン電極、４１，５７，１１７ ゲート電極、４２，６３ ゲート配線、４７ ソース配線、５５，６６ カソード電極、５８，６５ アノード電極、６１ カソード配線、６７ アノード配線、９１，１９１ ＩＧＢＴ、９２ ＵＭＯＳＦＥＴ、９３ ＪＦＥＴ、９４ サイリスタ、９５ ｐｎダイオード、９６ ショットキーダイオード、１０１ ｐ+基板、１０３ バッファ層、１０５ ｎ-エピタキシャル層、１０７ ｐベース層、１０９ ｎ+拡散層、１１１ ｐ+ウェル、１１３ コレクタ電極、１１５ ゲート酸化膜、１１９ ＢＰＳＧ膜、１２１ エミッタ電極、１２３ ＰＳＧ膜、Ｃ１，Ｃ２，Ｃ１０１ チャネル、Ｉ１〜Ｉ６，Ｉ１０１ 電流経路、Ｓ 基板、Ｓａ 基板上面、Ｓｂ 基板下面。

Claims (14)

  1. 基板と、
    前記基板の一方の主面側に形成された第１電極と、
    前記基板の他方の主面側に形成された第２電極と、
    前記第１電極と前記第２電極との間を流れる電流を制御するための制御機構とを備え、
    第１導電型のドリフト領域が前記基板内に形成されたことを特徴とする、半導体装置。
  2. 前記基板は炭化ケイ素または窒化ガリウムよりなることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第２電極と前記ドリフト領域との間において前記第２電極と接触して形成された第１導電型の電極領域をさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記第２電極と前記ドリフト領域との間において前記第２電極と接触して形成された第２導電型の電極領域をさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
  5. 前記第１電極に接触して形成された第２導電型の第１半導体領域をさらに備え、前記制御機構は前記ドリフト領域と前記第１半導体領域とによって構成されることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
  6. 前記第１電極は前記基板とショットキー接触し、前記制御機構は前記第１電極と前記基板とによって構成されることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
  7. 前記制御機構は、前記ドリフト領域よりも前記第１電極側に形成された第２導電型の第１半導体領域と、前記第１電極および前記第１半導体領域と接触して形成された第１導電型の第２半導体領域と、前記第１電極と前記第２半導体領域との間の前記第１半導体領域と接触して形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第１半導体領域と対向して形成されたゲート電極とを含むことを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
  8. 前記制御機構は、ゲート電極と、前記ゲート電極に接触して形成された第２導電型の第１半導体領域と、前記第１電極および前記ドリフト領域と電気的に接続して形成された第１導電型の第２半導体領域と、前記第２半導体領域を挟んで前記第１不純物領域と対向して形成された第２導電型の第３半導体領域とを含むことを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
  9. 前記制御機構は、ゲート電極と、前記ゲート電極および前記ドリフト領域と接触して形成された第２導電型の第１半導体領域と、前記第２電極に接触して前記第１半導体領域内に形成された第１導電型の第２半導体領域とを含むことを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
  10. 前記基板の不純物密度が１×１０15ｃｍ-3以下であることを特徴とする、請求項１〜９のいずれかに記載の半導体装置。
  11. 第１導電型のドリフト領域が形成された基板の一方の主面側に第１電極を形成する工程と、
    前記基板の他方の主面側に第２電極を形成する工程と、
    前記第１電極と前記第２電極との間を流れる電流を制御するための制御機構を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
  12. 前記第２電極と前記ドリフト領域との間において前記第２電極と接触して第１導電型の電極領域を形成する工程をさらに備え、
    前記電極領域はエピタキシャル成長により形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
  13. 前記第２電極と前記ドリフト領域との間において前記第２電極と接触して第１導電型の電極領域を形成する工程をさらに備え、
    前記電極領域はイオン注入法により形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
  14. 前記基板を形成する工程をさらに備えることを特徴とする、請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
WO2013073293A1 (ja) * 2011-11-16 2013-05-23 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP2014007326A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
EP2560206A4 (en) * 2010-04-15 2016-04-13 Yoshitaka Sugawara SEMICONDUCTOR COMPONENT

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2761245A1 (en) * 2009-05-11 2010-11-18 Sumitomo Electric Industries, Ltd. Semiconductor device
JP2015130528A (ja) * 2015-03-11 2015-07-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230650B2 (ja) * 1996-03-27 2001-11-19 富士電機株式会社 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子
US6974720B2 (en) * 2003-10-16 2005-12-13 Cree, Inc. Methods of forming power semiconductor devices using boule-grown silicon carbide drift layers and power semiconductor devices formed thereby

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2560206A4 (en) * 2010-04-15 2016-04-13 Yoshitaka Sugawara SEMICONDUCTOR COMPONENT
WO2013073293A1 (ja) * 2011-11-16 2013-05-23 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP2013105966A (ja) * 2011-11-16 2013-05-30 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
JP2014007326A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置

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