以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
(実施の形態1)
図1は本発明の一実施の形態である実施の形態1の半導体装置としてのショットキーバリアダイオード(Schottky Barrier Diode;SBD)の構成を示す概略断面図である。図1を参照して、実施の形態1の半導体装置であるSBDの構成を説明する。なお、図1は実施の形態1におけるSBDの一部を示しており、図1に示す構造が複数回繰り返されることにより、実施の形態1のSBDは構成されている。
図1を参照して、実施の形態1の半導体装置であるSBD10は、ワイドバンドギャップ半導体からなる基板11と、基板11上に形成されたワイドバンドギャップ半導体からなるn型層12と、n型層12上に配置された電極としてのアノード電極14と、アノード電極14に接続され、基板11に向けてn型層12に突出するワイドバンドギャップ半導体からなるp型領域13とを備えている。そして、p型領域13は、基板11に面する側のn型層12との境界領域において、n型層12の厚み方向(基板11の主面に垂直な方向)に隣接するp型領域13内の領域である高不純物領域13Bよりも導電型がp型であるp型不純物の濃度の低い低不純物領域13Aを含んでいる。すなわち、p型領域13は、基板に面する側に低不純物領域13Aを有し、アノード電極14に面する側に高不純物領域13Bを有している。なお、図示しないが、基板11の裏面側(n型層12が形成された表面と反対側の面)にカソード電極を形成してもよい。
次に、実施の形態1におけるSBD10の動作を説明する。図2は、順方向に電圧が印加された場合における実施の形態1のSBDの動作を説明するための図である。また、図3は、逆方向に電圧が印加された場合における実施の形態1のSBDの動作を説明するための図である。図2および図3を参照して、実施の形態1におけるSBD10の動作を説明する。
図2を参照して、アノード電極14の電位が、n型層12が形成された側とは反対側の基板11の主面上に配置されたカソード電極19の電位より高い場合、すなわち順方向電圧が加えられた場合、隣り合うp型領域13、13のそれぞれとn型層との境界部から広がる空乏層17、17は各p型領域13、13のそれぞれの周辺にとどまり、アノード電極14とカソード電極19との間の電流経路は維持される。そのため、SBD10には矢印18に沿って電流が流れる。このとき、アノード電極14とカソード電極19との間の電流経路にはp型領域13は含まれず、n型層12の抵抗を抑制することで、SBD10を低損失化することができる。
一方、図3を参照して、アノード電極14の電位がカソード電極19の電位より低い場合、すなわち逆方向電圧が加えられた場合、隣り合うp型領域13、13のそれぞれとn型層との境界部から大きく広がる空乏層17、17は互いに重なることにより一体化する。この空乏層17によりアノード電極14とカソード電極との間の電流経路が遮断されるため、SBD10には電流は流れない。このとき、耐圧はn型層12とp型領域13とによって担われる。
ここで、SBD10において、p型領域13が低不純物領域13Aを有することにより、実施の形態1のSBD10は、以下のように高い耐圧を確保しながら低損失化が図られている。
いま、x軸上において不純物濃度NA、幅WPのp型層と不純物濃度ND、幅Wnのn型層とのx=0における半導体のpn接合を考える。図4は、半導体のpn接合の模式図である。図4において横軸xはpn接合からの距離、縦軸ρは電荷密度を示している。このとき、ポアソンの方程式から電荷密度ρは以下の式(1)のように表される。
ここで、φは電位、qは電荷、εSは半導体の比誘電率である。この式(1)を電荷中性から導かれる式(2)の条件の下で積分すると、電界Eは以下の式(3)のように表される。
ここで、Emaxは最大電界強度である。さらに、式(3)を積分すると、電位φは式4のように表すことができる。
この式(4)から、耐圧に関して式(5)の関係が導かれる。ここで、最大電界強度Emaxは、式(6)のように表される。
以上より、所望の耐圧が決まれば、以上の式(1)〜式(6)に基づいて、ドリフト層としてのn型層の不純物濃度が決まり、その結果n型層の抵抗が決定される。図5は、半導体材料が4H−SiC(炭化珪素)、耐圧が1400Vである場合のpn接合におけるp型層の不純物濃度とn型層の抵抗との関係を示す図である。図5において横軸はp型層の不純物濃度、縦軸はn型層の抵抗である。図5を参照して、p型層の不純物濃度とn型層の抵抗との関係を説明する。
図5を参照して、p型層の不純物濃度が低減されるにしたがって、n型層の抵抗が抑制されている。これは、所望の耐圧を実現する条件のもと、p型層の不純物濃度を低減することによりp型層において担う耐圧を大きくし、n型層において担うべき耐圧を小さくすることで、n型層の抵抗を抑制することができることを示している。そして、p型層の不純物濃度が8×1016cm−1以下では、p型層の不純物濃度を低減することによるn型層の抵抗を抑制する効果が一層大きくなっている。なお、p型層の不純物濃度が3×1016cm−1よりも小さくなると、この不純物濃度に応じた絶縁破壊電界によって、所望の耐圧を得られないおそれがある。しかも後述するように、n型層にp型不純物のイオン注入を用いてp型層を形成するため、p型層の不純物濃度はn型層の不純物濃度よりも濃くする必要があり、製造ばらつきを考えると、p型層の不純物濃度は少なくともn型層の不純物濃度の2倍以上は必要である。したがって、上記条件の下では、p型層の不純物濃度は3×1016cm−1以上8×1016cm−1以下であることが好ましい。
上記結果を実施の形態1のSBD10にあてはめると、p型領域13が低不純物領域13Aを有することにより、所望の耐圧を確保しつつ、ドリフト層であるn型層12の抵抗を抑制できることが分かる。このとき、p型領域13における不純物濃度が低下することで、p型領域13におけるキャリア密度が低下する。しかし、前述のように、実施の形態1のSBD10においては、p型領域13は電流経路とならない。そのため、上述のようにp型領域13が低不純物領域13Aを有することにより、所望の耐圧を確保しつつ電流経路となるn型層12の抵抗が抑制され、実施の形態1のSBD10を低損失化することができる。
より具体的には、たとえばn型層12およびp型領域13が4H−SiCから構成され、耐圧が1400V必要である場合、厚み1.5μmのp型領域13が低不純物領域13Aを有さず、p型領域13全体の不純物濃度が1×1018cm−1であれば、厚み10.9μmのn型層12の抵抗は0.71mΩcm2である。これに対し、厚み1.5μmのp型領域13が、厚み1.2μmの低不純物領域13A(不純物濃度は6×1016cm−1)を有し、残部の厚み0.3μmの部分が不純物濃度1×1018cm−1の高不純物領域13Bから構成されている場合、厚み8.6μmのn型層12の抵抗は0.44mΩcm2である。すなわち、この場合n型層12の抵抗が約35%低減されており、上述の場合と同じ1400Vの耐圧が確保されつつSBD10の低損失化が実現される。
なお、上述のように、実施の形態1のSBD10は、基本的にはショットキー障壁により整流効果が得られるダイオードであるが、n型層12に形成される空乏層により耐圧の向上が図られている。そのため、一般的なSBDとは構成および動作が異なるが、一般的なSBDと近似した構成を有するため、本願出願書類においては実施の形態1のSBD10のようなダイオードをSBDと呼ぶ。
ここで、SBD10において、低不純物領域13Aにおける、導電型がp型であるp型不純物の濃度は、n型層12における、導電型がn型であるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
低不純物領域13Aにおけるp型不純物の濃度がn型層12におけるn型不純物の濃度の6倍を超えている場合、p型領域13において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層12の抵抗の抑制効果が小さい。一方、低不純物領域13Aにおけるp型不純物の濃度がn型層12におけるn型不純物の濃度の2倍未満である場合、このp型不純物濃度に応じた絶縁破壊電界によって、所望のSBD10の耐圧を得られないおそれがある。しかも後述するように、n型層12にp型不純物をイオン注入することによりp型不純物領域13Aを形成するため、p型不純物領域13Aの不純物濃度はn型層12の不純物濃度よりも濃くする必要があり、製造ばらつきを考えると、p型不純物領域13Aの不純物濃度は少なくともn型層12の不純物濃度の2倍以上は必要である。したがって、上述のように、低不純物領域におけるp型不純物の濃度がn型層におけるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
また、p型領域13とn型層12との界面からp型領域13に向けて広がる空乏層が大きくなり過ぎて、アノード電極14まで到達し、SBD10の特性に悪影響を与えるおそれがある。この悪影響を回避するためには、高不純物領域13Bにおけるp型不純物の濃度が、n型層12におけるn型不純物の濃度の10倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域13Bによって上述の空乏層の広がりを抑制することができる。また、高不純物領域13Bにおけるp型不純物の濃度は、n型層12におけるn型不純物の濃度の25倍以上であることがより好ましい。これにより、低不純物領域13Aにおけるp型不純物の濃度がn型層12におけるn型不純物の濃度の2倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
また、SBD10において、低不純物領域13Aの基板11の主面に対して垂直な方向の厚さは、0.5μm以上1.5μm以下であることが好ましい。
低不純物領域13Aの厚さが0.5μm未満では、p型領域13において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層12の低抵抗化の効果が小さい。一方、低不純物領域13Aの厚さが1.5μmを超えると、実施の形態1におけるSBD10の製造方法において、p型領域13を形成するための工程(特にイオン注入工程)を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域13Aの厚さは、0.5μm以上1.5μm以下であることが好ましい。
次に、本発明における半導体装置の製造方法の一実施の形態として、実施の形態1におけるSBDの製造方法について図に基づいて説明する。図6は、実施の形態1におけるSBDの製造工程の概略を示す図である。また、図7〜図11は実施の形態1のSBDの製造方法を説明するための概略断面図である。図6〜図11を参照して、実施の形態1におけるSBDの製造方法について説明する。
図6に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にワイドバンドギャップ半導体からなるn型層を形成するn型層形成工程が実施される。具体的には、図7に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素(SiC)からなる基板11の上に、たとえば基板11よりも少ないn型不純物を含むSiCからなるn型層12が形成される。このn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。また、n型不純物としては、たとえば窒素(N)、リン(P)などを採用することができ、原料ガスとしてはシラン(SiH4)とプロパン(C3H8)との混合ガスを採用することができる。さらに、n型層12の厚みは、たとえば12μm程度とすることができ、Nを不純物として採用する場合、たとえば不純物濃度は1.64×1016/cm3とすることができる。
次に、図6に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて突出するp型領域を形成するp型領域形成工程が実施される。p型領域形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、図8に示すようにn型層12の基板11側の面である第1の面12Aと反対側の面である第2の面12B上にマスク層として、たとえば熱酸化膜15Aおよび酸化膜16Aが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第2の面12B側を1200℃の温度で熱酸化することにより厚み50nm程度の熱酸化膜15Aを形成し、さらにテトラエトキシシラン(TEOS)を用いたCVD(Chemical Vapor Deposition;化学蒸着法)により厚み2μm程度の酸化膜16Aを形成することにより実施することができる。
さらに、図9に示すように、たとえば酸化膜16Aの上にフォトリソグラフィーにより所望のp型領域13の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばテトラフルオロメタン(CF4)系ガスを用いたRIE(Reactive Ion Etching;反応性イオンエッチング)により酸化膜16Aおよび熱酸化膜15Aの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜15Aおよび酸化膜16Aをマスクとして用いて、たとえばイオン注入によりp型領域13をn型層12に形成することにより、イオン注入工程が実施される。イオン注入工程においては、たとえば基板11の温度を1000℃程度とし、注入イオンとしてはアルミニウム(Al)、ホウ素(B)などを採用することができる。このイオン注入工程の詳細については、後述する。以上の手順により、p型領域形成工程が実施される。
次に、図6に示すようにp型領域13が形成されたn型層12上にアノード電極を形成するアノード電極形成工程が実施される。アノード電極形成工程はショットキー電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図10に示すように、まず開口パターンが形成された熱酸化膜15Aおよび酸化膜16Aが、たとえばフッ酸(フッ化水素酸;HF水溶液)系エッチング液を用いたエッチングにより、除去される。そして、1800℃程度の温度で20分間程度保持されることにより活性化アニールが実施された後、1200℃の温度で犠牲酸化としての熱酸化が実施されることにより厚み50nm程度の熱酸化膜15Bが形成される。
そして、図11に示すように、当該熱酸化膜15Bがたとえばフッ酸系エッチング液を用いたエッチングにより除去された後、n型層12とショットキー接触可能なタングステン(W)、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)などの金属膜からなるショットキー電極14Aがn型層12の第2の面12B上に形成される。これにより、ショットキー電極形成工程が完了する。さらに、ショットキー電極14A上にボンディングが容易なアルミニウム(Al)などの金属膜からなるボンディング電極14Bを形成するボンディング電極形成工程が実施される。このショットキー電極14Aおよびボンディング電極14Bは、たとえば蒸着により形成することができる。上記ショットキー電極14Aおよびボンディング電極14Bはアノード電極14を構成する。以上により、アノード電極形成工程が完了する。なお、アノード電極14は、ショットキー電極14Aのみにより構成されていてもよいが、上述のようにボンディング電極14Bを含むことにより、ボンディングが容易となる。その後、基板11の裏面にカソード電極を形成する。
以上の製造方法により、実施の形態1のSBD10を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態1のSBD10を容易に製造することができる。
なお、実施の形態1はたとえば以下の条件により実施することができる。図7を参照して、基板11としては4H−SiC(六方晶)を材料とし、(0001)面が主面となるように使用することができる。このとき、基板11はn型不純物として窒素を1×1019/cm3程度含むことにより、n+基板として使用することができる。また、基板11の厚みは0.4mm程度とすることができる。
また、図11を参照して、ショットキー電極14Aは、W、Tiなどの金属を0.1μm程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極14BはAlなどの金属を3μm程度の厚さになるように蒸着することにより形成することができる。
次に、p型領域形成工程に含まれるイオン注入工程の詳細について説明する。図12は、p型領域形成工程に含まれるイオン注入工程において形成されるp型領域の不純物濃度の分布を示す図である。図12において、横軸はn型層12の第2の面12Bからの距離を示しており、縦軸は不純物濃度を示している。また、破線は、複数回行なわれるイオン注入の各注入による不純物分布を示しており、実線は複数回行なわれるイオン注入の各注入による不純物分布の総和を示している。
図12を参照して、イオン注入が複数回実施されることにより、イオン注入工程が実施される。表1は、イオン注入の条件を示す表である。
図12および表1を参照して、p型領域形成工程に含まれるイオン注入工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、高不純物領域13Bと低不純物領域13Aとが形成される。すなわち、表1に示すように、Alのイオン注入を加速電圧とドーズ量とを変更して3回、Bのイオン注入を加速電圧とドーズ量とを変更して4回実施することにより、図12に示すようなp型領域における不純物濃度の分布が得られる。図12において実線で示された不純物濃度の高い表面に近い領域が高不純物領域13Bであり、不純物濃度の低い表面から遠い領域が低不純物領域13Aである。以上のようにして、低不純物領域13Aを含むp型領域を形成するp型領域形成工程を実施することができる。
ここで、イオン注入により注入されるイオン種は1種類でもよいが、本実施の形態1のように2種類のイオン種を用いてもよいし、3種類以上のイオン種を用いてもよい。これにより、各イオン種の特性を活用したイオン注入を実施することができる。たとえば、表1に示すように、表面に近い領域へのイオン注入には、電極とのオーミックコンタクトを得やすいイオン種であるAlを採用しつつ、表面から遠い領域へのイオン注入には上記オーミックコンタクトを得やすいイオン種より小さい加速電圧で、より深い領域へのイオン注入が可能なイオン種であるBを採用することができる。これにより、電極とのオーミックコンタクトを容易にしつつ、低不純物領域13Aを含むp型領域を形成するp型領域形成工程を効率よく実施することができる。なお、オーミックコンタクトを得やすいイオン種や、より深い領域へのイオン注入が可能なイオン種として、AlやB以外のイオン種を用いてもよい。たとえば、オーミックコンタクトを得やすいイオン種としては、Al、In(インジウム)などが挙げられ、より深い領域へのイオン注入が可能なイオン種としてはB、BF+(フッ化ホウ素)、Ga(ガリウム)などが挙げられる。また、上述のワイドバンドギャップ半導体としてSiCを採用した場合、イオン注入工程の後に実施される活性化アニール等の熱処理によっては、イオン注入工程において導入された不純物の拡散はほとんど生じないため、完成したSBD10におけるp型領域の不純物分布は図12の状態が維持される。そのため、上述のイオン注入工程を含むp型領域形成工程を実施することにより、低不純物領域13Aを含むp型領域を備えた実施の形態1のSBD10を比較的容易に製造することができる。
以上の工程により、実施の形態1のSBD10を製造することができる。上記説明から明らかなように、本実施の形態1におけるSBD10の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にSBD10を製造することができる。その結果、実施の形態1におけるSBD10の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるSBD10を容易に製造することができる。
(実施の形態2)
図13は本発明の実施の形態2における半導体装置としての接合型電界効果トランジスタ(Junction Field Effect Transistor;JFET)の構成を示す概略断面図である。図13を参照して、本発明の実施の形態2における半導体装置としてのJFETの構成を説明する。なお、図13は実施の形態2におけるJFETの一部を示しており、図13に示す構造が複数回繰り返されることにより、実施の形態2のJFETは構成されている。
図13を参照して、実施の形態2におけるJFET30は、上述した実施の形態1における図1のSBD10と比較して、ワイドバンドギャップ半導体からなる基板31と、基板31上に形成されたn型層32と、n型層32上に配置された電極としてのソース電極34と、ソース電極34に接続され、n型層32に突出するp型領域33とを備えている点で基本的には同様の構成を有している。さらに、p型領域33は、基板31に面する側の、n型層32との境界領域において、境界領域のn型層32の厚み方向に隣接するp型領域33内の領域よりも導電型がp型であるp型不純物の濃度の低い低不純物領域33Aを含んでいる点でも、上述した実施の形態1における図1のSBD10と同様の構成を有している。したがって、実施の形態2のJFET30と実施の形態1のSBD10とは、本発明の半導体装置の構成を含んでいる点で同様の構成を有しており、低コストで、高い耐圧を確保しつつ低損失化が実現可能である点において基本的には同様の効果を有している。しかし、実施の形態2のJFETは以下の点において実施の形態1のSBD10とは異なった構成を有し、異なった態様で動作する。
すなわち、基板31上に形成されたn型層32において、p型領域33は、ソース電極34に接続され、基板31に向けて延びる高濃度のp型不純物を含む接続領域33Cと、接続領域33Cに接続され、接続領域33Cが延びる方向と交差する方向に延びる接続領域33Cよりもp型不純物濃度の低い埋め込みp型領域33Dとを含んでいる。つまり、p型領域33は、基板31の主面と交差する方向に延びる接続領域33Cと、接続領域33Cに接続され、基板31の主面に沿った方向に延びる埋め込みp型領域33Dとを含んでいる。そして、埋め込みp型領域33Dは、基板31に面する側のn型層32との境界領域において、当該境界領域のn型層32の厚み方向(基板31の主面に垂直な方向)に隣接する埋め込みp型領域33D内の領域である高不純物領域33Bよりもp型不純物の濃度の低い低不純物領域33Aを含んでいる。
さらに、n型層32には、埋め込みp型領域33Dの基板31と対向する面とは反対側の面の一部と、その一部が対向するように高濃度のp型不純物を含むゲートp型領域39が形成されている。すなわち、ゲートp型領域39はn型層32の一部の領域(チャネル領域)を挟んで、埋め込みp型領域33Dに対向し、基板31に垂直な方向に交差する方向に延在するように形成されている。そして、ゲートp型領域39は、その基板31側の面の一部が基板31の主面に対向するように配置されている。
さらに、ゲートp型領域39上には、ゲートp型領域39に接触して延在するように、ゲート電極41が形成されている。つまり、ゲート電極41と埋め込みp型領域33Dとは、ゲートp型領域39およびn型層32の一部の領域(チャネル領域)を挟んで配置されている。
さらに、ゲート電極41上には、ゲート電極41のゲートp型領域39に接触する面とは反対側の面と、n型層32に面する面とを取り囲むように電極間絶縁膜42が形成されている。電極間絶縁膜42は絶縁体からなっており、たとえば酸化物(酸化珪素など)からなっている。そして、電極間絶縁膜42と接続領域33Cとの間であって、n型層32の基板31とは反対側の表面に沿った領域には、高濃度のn型不純物を含むn型領域38が形成されている。さらに、n型領域38上には、接続領域33C、n型領域38および電極間絶縁膜42を覆うようにソース電極34が形成されている。つまり、ソース電極34は接続領域33Cおよびn型領域38に接続され、かつゲート電極41とは電極間絶縁膜42を隔てて接触しないように配置されている。
次に、実施の形態2におけるJFET30の動作について説明する。JFETの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極41と埋め込みp型領域33Dとに挟まれたn型層32の領域(チャネル領域)の不純物濃度と厚みによってノーマリーオフ型とノーマリーオン型とを選択することができる。ここでは、JFETとして一般的であるノーマリーオン型について動作の説明を行なう。図13を参照して、ゲート電極41の電圧が0V(ソース電極34と同電位)の状態では、n型層32において、ゲート電極41と埋め込みp型領域33Dとで挟まれた領域(チャネル領域)は完全には空乏化されていない。そのため、ソース電極34は、n型領域38、n型層32および基板31を介して基板31のn型層32が形成された面とは反対側の面に形成された図示しないドレイン電極と電気的に接続された状態となっている。そのため、電子の流れ43に沿って電子が移動することにより電流が流れる。
一方、ソース電極34に対してゲート電極41を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極34と前述のドレイン電極とは電気的に遮断された状態となる。そのため、電子の流れ43に沿って電子が移動することができず、電流は流れない。
ここで、実施の形態2のJFET30においては、p型領域33が低不純物領域33Aを有することにより、実施の形態1と同様に所望の耐圧を確保しつつ、ドリフト層であるn型層32の抵抗を抑制することができる。このとき、p型領域33における不純物濃度が低下することで、p型領域33におけるキャリア密度が低下する。しかし、前述のように、実施の形態2のJFET30においては、実施の形態1のSBD10と同様に、p型領域33は電流経路とならない。そのため、上述のようにp型領域33が低不純物領域33Aを有することにより、所望の耐圧を確保しつつ電流経路となるn型層32の抵抗が抑制され、実施の形態2のJFET30を低損失化することができる。
ここで、JFET30において、低不純物領域33Aにおける、導電型がp型であるp型不純物の濃度は、n型層32、特にn型層32のうち低不純物領域33Aに面する領域における、導電型がn型であるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
低不純物領域33Aにおけるp型不純物の濃度がn型層32、特にn型層32のうち低不純物領域33Aに面する領域におけるn型不純物の濃度の6倍を超えている場合、p型領域33において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層32の抵抗の抑制効果が小さい。一方、低不純物領域33Aにおけるp型不純物の濃度がn型層32、特にn型層32のうち低不純物領域33Aに面する領域におけるn型不純物の濃度の2倍未満である場合、p型領域33とn型層32との界面からp型領域33に向けて広がる空乏層が大きくなり過ぎて、埋め込みp型領域33Dとゲートp型領域39に挟まれたn型層32の一部(チャネル領域)に到達し、JFET30がオンできないなどの特性に悪影響を与えるおそれがある。したがって、上述のように、低不純物領域におけるp型不純物の濃度がn型層におけるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
なお、p型領域33とn型層32との界面からp型領域33に向けて広がる空乏層が大きくなり過ぎて、JFET30の特性に悪影響を与えることを回避するためには、高不純物領域33Bにおけるp型不純物の濃度が、n型層32、特にn型層32のうち低不純物領域33Aに面する領域におけるn型不純物の濃度の10倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域33Bによって上述の空乏層の広がりを抑制することができる。また、高不純物領域33Bにおけるp型不純物の濃度は、n型層32、特にn型層32のうち低不純物領域33Aに面する領域におけるn型不純物の濃度の25倍以上であることがより好ましい。これにより、低不純物領域33Aにおけるp型不純物の濃度がn型層32におけるn型不純物の濃度の2倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
また、JFET30において、低不純物領域33Aの基板31表面に対して垂直な方向の厚さは、0.5μm以上1.5μm以下であることが好ましい。
低不純物領域33Aの厚さが0.5μm未満では、p型領域33において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層32の低抵抗化の効果が小さい。一方、低不純物領域33Aの厚さが1.5μmを超えると、実施の形態2におけるJFET30の製造方法において、p型領域33を形成するための工程(特にイオン注入工程)を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域33Aの厚さは、0.5μm以上1.5μm以下であることが好ましい。
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態2におけるJFETの製造方法について図に基づいて説明する。図14は、実施の形態2におけるJFETの製造工程の概略を示す図である。また、図15〜図20は実施の形態2におけるJFETの製造方法を説明するための概略断面図である。図14〜図20を参照して、実施の形態2におけるJFETの製造方法について説明する。
図14に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部n型層を形成する下部n型層形成工程が実施される。具体的には、実施の形態1の基板準備工程およびn型層形成工程と同様に、図15に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板31の上に下部n型層32Aが形成される。
次に、図14に示すように、下部n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて突出するp型領域の一部である埋め込みp型領域を形成する埋め込みp型領域形成工程が実施される。埋め込みp型領域形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、実施の形態1のp型領域形成工程と同様に、図15に示すように、下部n型層32Aの基板31側の面とは反対側の面上にマスク層として、たとえば熱酸化膜35Aおよび酸化膜36Aが形成される工程がマスク層形成工程として実施される。さらに、たとえば酸化膜36Aの上にフォトリソグラフィーにより所望の埋め込みp型領域33Dの形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばRIEにより酸化膜36Aおよび熱酸化膜35Aの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜35Aおよび酸化膜36Aをマスクとして用いて、たとえばイオン注入により埋め込みp型領域33Dをn型層32に形成することにより、イオン注入工程が実施される。このイオン注入工程は、実施の形態1と同様に、加速電圧とドーズ量とを変更することにより、高不純物領域33Bと低不純物領域33Aとが形成されるように実施することができる。
次に、図14に示すように、上部n型層形成工程とn型領域形成工程とが実施される。具体的には、図16に示すように、まず開口パターンが形成された熱酸化膜35Aおよび酸化膜36Aが、たとえばフッ酸系エッチング液を用いたエッチングにより、除去される。そして、埋め込みp型領域形成工程において埋め込みp型領域33Dが形成された下部n型層32A上に、たとえば基板11よりも少なく、かつ下部n型層32Aよりも多いn型不純物を含むSiCからなる上部n型層32Bが形成される。この上部n型層32Bと下部n型層32Aとは、上述のn型層32を構成する。これにより、上部n型層形成工程が完了する。この上部n型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。また、n型不純物としては、たとえば窒素(N)を採用することができ、原料ガスとしてはシランとプロパンとの混合ガスを採用することができる。さらに、上部n型層32Bの厚みは、たとえば1μm程度とすることができ、Nを不純物として採用する場合、たとえば不純物濃度は5×1016/cm3とすることができる。
さらに、図16を参照して、上部n型層形成工程において形成された上部n型層32B上に、たとえば上部n型層32Bよりも多いn型不純物を含むSiCからなるn型領域となるべき層38が形成される。そして、n型領域となるべき層38上にマスク層として、埋め込みp型領域形成工程と同様に、たとえば熱酸化膜35Bおよび酸化膜36Bが形成される。
さらに、埋め込みp型領域形成工程と同様に、図16に示すように、たとえば酸化膜36Bの上にフォトリソグラフィーにより所望のn型領域38の形状に応じた領域以外の領域に開口を有するレジスト膜37を形成し、これをマスクとして用いて、たとえばRIEにより酸化膜36Bおよび熱酸化膜35Bの一部を除去する工程が実施される。その後、上記レジスト膜37をマスクとして用いて、たとえば6フッ化硫黄(SF6)および酸素(O2)系のガスを使用したRIEにより、図17に示すように、n型領域となるべき層38および上部n型層32Bの一部を除去する工程が実施されてn型領域38が形成される。これにより、n型領域形成工程が完了する。
次に、図14に示すように、接続領域形成工程が実施される。具体的には、図17に示すように、まず、レジスト膜37が除去される工程が実施された上で、上部n型層32Bの基板31とは反対側の表面全体を覆うように、たとえばCVDにより厚み1.5μm程度の酸化膜36Cが形成される。そして、埋め込みp型領域形成工程と同様に、図17に示すように、たとえば酸化膜36C上にフォトリソグラフィーにより所望の接続領域33Cの形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばRIEにより酸化膜36Cの一部を除去する工程が実施される。さらに、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された酸化膜36Cをマスクとして用いて、たとえばイオン注入により接続領域33Cを上部n型層32Bに形成することにより、高濃度のp型不純物を含む接続領域33Cが形成される。このイオン注入においては、接続領域33Cが埋め込みp型領域33Dと接続されるように、加速電圧およびドーズ量が調整されつつ実施される。これにより、接続領域形成工程は完了する。ここで、接続領域形成工程におけるイオン注入は、たとえば注入イオン(不純物)としてAlを採用し、不純物濃度1×1019/cm3、注入深さ1μmとすることにより実施することができる。
次に、図14に示すように、ゲートp型領域形成工程が実施される。具体的には、埋め込みp型領域形成工程と同様に、図18に示すように、たとえば接続領域33Cおよび酸化膜36C上にフォトリソグラフィーにより所望のゲートp型領域39の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばRIEにより酸化膜36Cの一部を除去する工程が実施される。さらに、上記工程により開口パターンが形成された酸化膜36Cおよびレジストをマスクとして用いて、たとえばイオン注入によりゲートp型領域39を上部n型層32Bに形成することにより、高濃度のp型不純物を含むゲートp型領域39が形成される。ここで、ゲートp型領域形成工程におけるイオン注入は、たとえば注入イオン(不純物)としてAlを採用し、不純物濃度1×1018/cm3、注入深さ0.4μmとすることにより実施することができる。
次に、図14に示すように、活性化アニール工程およびゲート電極形成工程が実施される。具体的には、図19に示すように、レジストが除去された上で、
開口パターンが形成された酸化膜36Cが、たとえばフッ酸系エッチング液を用いたエッチングにより、除去される。そして、たとえば1800℃の温度で20分間保持されることにより活性化アニールが実施されることにより活性化アニール工程が実施された後、熱酸化により上部n型層32Bおよびn型領域38を覆うように熱酸化膜35Cが形成される。さらに、たとえばn型層32およびn型領域38上にフォトリソグラフィーにより所望のゲート電極41の形状に応じた開口を有するレジスト膜が形成され、これをマスクとして用いて、RIEにより熱酸化膜35Cの一部を除去する工程が実施される。そして、ゲート電極41を構成するNiなどの金属を上部n型層32Bおよび上記レジスト膜の上部表面を覆い、0.3μm程度の厚みを有するように蒸着する。その後、レジスト膜を除去することにより、レジスト膜上に蒸着されていた上記金属をレジスト膜とともに除去する。その結果、上部n型層32B上の一部の領域(ゲートp型領域39上の一部または全部の領域)に位置する上記金属膜からなるゲート電極41が形成されるとともに、上記ゲート電極41となる部分以外の上述の金属が除去される(リフトオフ)。これにより、ゲート電極形成工程が完了する。
次に、図14に示すように、電極間絶縁膜形成工程およびソース電極形成工程が実施される。ソース電極形成工程はオーミックコンタクト電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図20に示すように、まず、熱酸化膜35Cおよびゲート電極41の表面全体を覆うように、たとえばCVDにより酸化膜36Cが形成される。そして、たとえば酸化膜36C上にフォトリソグラフィーによりソース電極34と接触させるべき領域の形状に応じた開口を有するレジスト膜が形成され、これをマスクとして用いて、RIEにより酸化膜36Cおよび熱酸化膜35Cの一部を除去する工程が実施される。このとき残存した酸化膜36Cおよび熱酸化膜35Cが電極間絶縁膜42を構成する。その後、上記レジスト膜が除去される工程が実施されることにより、電極間絶縁膜形成工程が完了する。
さらに、少なくともn型領域38とオーミックコンタクト可能な金属、たとえば0.1μm程度の厚みを有するTiなどの金属膜からなるオーミックコンタクト電極34Aが、少なくとも接続領域33C、n型領域38および電極間絶縁膜42を覆うように形成される。好ましくは、オーミックコンタクト電極34Aは、接続領域33C、上部n型層32B、n型領域38および電極間絶縁膜42と接触するように、これらの上部全体に延在して形成される。これにより、オーミックコンタクト電極形成工程が完了する。
さらに、オーミックコンタクト電極34A上にボンディングの容易な金属、たとえば3μm程度の厚みを有するAlなどの金属膜からなるボンディング電極34Bが、オーミックコンタクト電極34Aの上部全体を覆うように形成されることにより、ボンディング電極形成工程が実施される。このオーミックコンタクト電極34Aおよびボンディング電極34Bは、たとえば蒸着により形成することができる。上記オーミックコンタクト電極34Aおよびボンディング電極34Bは、ソース電極34を構成する。以上の工程により、ソース電極形成工程が完了する。
なお、ソース電極34は、オーミックコンタクト電極34Aおよびボンディング電極34Bのうちいずれか一方により構成されてもよいが、上述のようにオーミックコンタクト電極34Aおよびボンディング電極34Bを組み合わせることにより、低損失であるとともにボンディングが容易なJFET30を構成することができる。
以上の工程により、実施の形態2のJFET30を製造することができる。上記説明から明らかなように、本実施の形態2におけるJFET30の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にJFET30を製造することができる。その結果、実施の形態2におけるJFET30の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるJFET30を容易に製造することができる。
(実施の形態3)
図21は本発明の一実施の形態である実施の形態3の半導体装置である酸化膜電界効果トランジスタ(MOSFET)の構成を示す概略断面図である。図21を参照して、本発明の実施の形態3における半導体装置であるMOSFETの構成を説明する。なお、図21は実施の形態3におけるMOSFETの一部を示しており、図21に示す構造が複数回繰り返されることにより、実施の形態3のMOSFETは構成されている。
図21を参照して、実施の形態3におけるMOSFET50は、上述した実施の形態1における図1のSBD10と比較して、ワイドバンドギャップ半導体からなる基板51と、基板51上に形成されたn型層52と、n型層52上に配置された電極としてのソース電極54と、ソース電極54に接続され、n型層52に突出するp型領域としてのp型ウェル53とを備えている点で基本的には同様の構成を有している。さらに、p型ウェル53は、基板51に面する側の、n型層52との境界領域において、境界領域のn型層52の厚み方向に隣接するp型ウェル53内の領域である高不純物領域53Bよりも導電型がp型であるp型不純物の濃度の低い低不純物領域53Aを含んでいる点でも、上述した実施の形態1における図1のSBD10と同様の構成を有している。したがって、実施の形態3のMOSFET50と実施の形態1のSBD10とは、本発明の半導体装置の構成を含んでいる点で同様の構成を有しており、低コストで、高い耐圧を確保しつつ低損失化が実現可能である点において基本的には同様の効果を有している。しかし、実施の形態3のMOSFETは以下の点において実施の形態1のSBD10とは異なった構成を有し、異なった態様で動作する。
すなわち、p型ウェル53は、ソース電極54に面する側の表面層において、当該表面層のn型層52の厚み方向(基板51の主面に垂直な方向)に隣接するp型領域内の領域よりも導電型がp型であるp型不純物の濃度の低い第2の低不純物領域53Cをさらに含んでいる。より具体的には、第2の低不純物領域53Cは高不純物領域53Bに比べてp型不純物の濃度が低い。
さらに、p型ウェル53のソース電極54に面する側の表面層には、少なくとも一部がソース電極54と接触するように、高濃度のn型不純物を含むn型領域58が形成されている。n型領域58は、p型ウェル53のソース電極54に面する側の表面と同一面上にその表面を露出しており、p型ウェル53は図21に表された断面において、n型領域58をソース電極54に面する側の表面以外の面において取り囲むように形成されている。
さらに、n型層52上には、その一部がp型ウェル53の一部に対向するようにゲート電極61が形成されている。より具体的には、隣り合う一方のp型ウェル53の上部表面におけるn型領域58が形成されていない部分に対向する位置から、他方のp型ウェル53の上部表面におけるn型領域58が形成されていない部分に対向する位置にまで延在するように、ゲート電極61は配置されている。そして、ゲート電極61を取り囲むように、ゲート酸化膜62が形成されている。すなわち、ゲート電極61とp型ウェル53との間にはゲート酸化膜62が介在し、ゲート電極61とp型ウェル53とは直接接触していない。
さらに、p型ウェル53およびゲート酸化膜62の上部表面を覆うように、ソース電極54が形成されている。ソース電極54は、n型領域58の上部表面およびp型ウェル53の上部表面に接触している。また、ソース電極54とゲート電極61との間にはゲート酸化膜62が介在し、ソース電極54とゲート電極61とは直接接触していない。
次に、実施の形態3におけるMOSFET50の動作について説明する。図21を参照して、ゲート電極61の電圧が0Vの状態すなわちオフ状態では、p型ウェル53のゲート酸化膜62と接触する付近において反転層が形成されず、p型ウェル53とn型層52との間が逆バイアスとなり、非導通状態となる。
一方、ゲート電極61に正の電圧を印加していくと、p型ウェル53のゲート酸化膜62と接触する付近において反転層が形成される。その結果、n型領域58とn型層52とが電気的に接続され、電子の流れ63Aに沿って電子が移動することにより電流が流れる。
ここで、実施の形態3のMOSFET50においては、p型ウェル53が低不純物領域53Aを有することにより、実施の形態1と同様に所望の耐圧を確保しつつ、ドリフト層であるn型層52の抵抗を抑制することができる。このとき、p型ウェル53における不純物濃度が低下することで、低不純物領域53Aにおけるキャリア密度が低下する。しかし、前述のように、実施の形態3のMOSFET50においては、低不純物領域53Aは電流経路とならないため、低不純物領域53Aの存在はMOSFET50の低損失化には悪影響を与えない。一方、p型ウェル53が低不純物領域53Aを有することにより、p型ウェル53において担うことが可能な耐圧を大きくすることができる。その結果、n型層52において担うべき耐圧を小さくできるため、n型層52のn型不純物の濃度を上昇させ、n型層52の抵抗を抑制することができる。
さらに、実施の形態3のMOSFET50のp型ウェル53は、第2の低不純物領域53Cを含んでいる。そのため、反転層が形成されるべき、p型ウェル53がゲート酸化膜62と接触する付近におけるp型不純物の濃度が小さい。その結果、実施の形態3のMOSFET50は、所望の閾値電圧が制御されている。
また、MOSFET50において、低不純物領域53Aにおける、導電型がp型であるp型不純物の濃度は、n型層52における、導電型がn型であるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
低不純物領域53Aにおけるp型不純物の濃度がn型層52におけるn型不純物の濃度の6倍を超えている場合、p型ウェル53において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層52の抵抗の抑制効果が小さい。一方、低不純物領域53Aにおけるp型不純物の濃度がn型層52におけるn型不純物の濃度の2倍未満である場合、p型ウェル53とn型層52との界面からp型ウェル53に向けて広がる空乏層が大きくなり過ぎて、反転層が形成されるべき、p型ウェル53がゲート酸化膜62と接触する付近まで到達し、MOSFET50の閾値電圧などの特性に悪影響を与えるおそれがある。したがって、上述のように、低不純物領域53Aにおけるp型不純物の濃度がn型層52におけるn型不純物の濃度の2倍以上6倍以下であることが好ましい。
なお、p型ウェル53とn型層52との界面からp型ウェル53に向けて広がる空乏層が大きくなり過ぎて、MOSFET50の特性に悪影響を与えることを回避するためには、高不純物領域53Bにおけるp型不純物の濃度が、n型層52におけるn型不純物の濃度の10倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域33Bによって上述の空乏層の広がりを抑制することができる。また、高不純物領域53Bにおけるp型不純物の濃度は、n型層52におけるn型不純物の濃度の25倍以上であることがより好ましい。これにより、低不純物領域53Aにおけるp型不純物の濃度がn型層52におけるn型不純物の濃度の2倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
また、MOSFET50において、低不純物領域53Aの基板51表面に対して垂直な方向の厚さは、0.5μm以上1.5μm以下であることが好ましい。
低不純物領域53Aの厚さが0.5μm未満では、p型ウェル53において担うことが可能な耐圧が必ずしも大きいとはいえず、n型層52の低抵抗化の効果が小さい。一方、低不純物領域53Aの厚さが1.5μmを超えると、実施の形態3におけるMOSFET50の製造方法において、p型ウェル53を形成するための工程(特にイオン注入工程)を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域53Aの厚さは、0.5μm以上1.5μm以下であることが好ましい。
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態3におけるMOSFETの製造方法について図に基づいて説明する。図22は、実施の形態3におけるMOSFETの製造工程の概略を示す図である。また、図23〜図27は実施の形態3におけるMOSFETの製造方法を説明するための概略断面図である。図22〜図27を参照して、実施の形態3におけるMOSFETの製造方法について説明する。
図22に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にn型層を形成するn型層形成工程が実施される。具体的には、実施の形態1の基板準備工程およびn型層形成工程と同様に、図23に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板51の上にワイドバンドギャップ半導体からなるn型層52が形成される。
次に、図22に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて突出するp型領域としてのp型ウェルを形成するp型ウェル形成工程が実施される。p型ウェル形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、実施の形態1のp型領域形成工程と同様に、図24に示すように、n型層52の基板51側の面とは反対側の面上にマスク層として、たとえば熱酸化膜55Aおよび酸化膜56Aが形成される工程がマスク層形成工程として実施される。さらに、たとえば酸化膜56Aの上にフォトリソグラフィーにより所望のp型ウェル53の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばRIEにより酸化膜56Aおよび熱酸化膜55Aの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜55Aおよび酸化膜56Aをマスクとして用いて、たとえばイオン注入によりp型ウェル53をn型層52に形成することにより、イオン注入工程が実施される。このイオン注入工程は、基本的には実施の形態1と同様に、加速電圧とドーズ量とを変更することにより、低不純物領域53A、高不純物領域53Bおよび第2の低不純物領域53Cが形成されるように実施することができる。イオン注入工程の詳細については後述する。
次に、図22に示すように、p型ウェル53内に高濃度のn型不純物を含むn型領域58を形成するn型領域形成工程が実施される。具体的には、図25に示すように、たとえば酸化膜56Aおよび熱酸化膜55Aがフッ酸などを用いたエッチングによりすべて除去された後、熱酸化により熱酸化膜55Bが形成され、さらにCVDにより酸化膜56Bが形成される。そして、たとえば酸化膜56Bの上にフォトリソグラフィーにより所望のn型領域の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、たとえばRIEにより酸化膜56Bおよび熱酸化膜55Bが部分的に除去されることにより、p型ウェル53上に開口パターンを有する酸化膜56Bおよび熱酸化膜55Bからなるマスク層が形成される。このマスク層をマスクとして用いてNなどのn型不純物のイオン注入を行なうことにより、たとえば1×1019/cm2程度のn型不純物を含むn型領域58が形成される。
次に、図22に示すように、MOSFETのゲートを形成するゲート形成工程が実施される。ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。具体的には、図26に示すように、たとえば酸化膜56Bおよび熱酸化膜55Bがフッ酸などを用いたエッチングによりすべて除去された後、1800℃程度の温度で20分間程度保持されることにより活性化アニールが実施される。その後、1200℃の温度で犠牲酸化としての熱酸化が実施されることにより厚み50nm程度の熱酸化膜55Cが、p型ウェル53、n型領域58およびn型層52の上部表面を覆うように形成される。さらに、熱酸化膜55C上にたとえばCVDによりゲート電極となるべきポリシリコン膜61が形成される。そして、たとえばゲート電極となるべきポリシリコン膜61上にフォトリソグラフィーにより所望のゲート電極61の形状以外の部分に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてRIEによりポリシリコン膜が部分的に除去されることにより、図26に示すようにゲート電極61が形成される(ゲート電極形成工程)。ここで、たとえばゲート電極61を形成するためのポリシリコン膜は、低圧化学蒸着(Low Pressure CVD;LPCVD)により0.3μm程度の厚みになるように形成することができる。また、たとえばゲート電極61を形成するためのポリシリコン膜の除去は、CF4系ガスを使用したRIEにより実施することができる。
さらに、図27に示すように、たとえばレジスト膜が除去された後、ゲート電極61が形成されたn型層52の上部表面を覆うように、CVDにより厚み0.5μm程度の酸化膜56Cが形成される。そして、たとえば酸化膜56C上にフォトリソグラフィーによりソース電極54と接触すべきp型ウェル53およびn型領域58の表面領域の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより酸化膜56Cおよび熱酸化膜55Cが部分的に除去される。この結果、ゲート電極61を覆うように酸化膜56Cおよび熱酸化膜55Cが残存する。このゲート電極61を取り囲むように残存した酸化膜56Cおよび熱酸化膜55Cがゲート酸化膜62である(ゲート酸化膜形成工程)。
次に、図22に示すように、ソース電極形成工程が実施される。ソース電極形成工程はオーミックコンタクト電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図27に示すように、たとえばレジスト膜を除去した後、p型ウェル53、n型領域58および酸化膜56Cの上部表面を覆うように、少なくともn型領域58とオーミックコンタクト可能な金属、たとえば0.1μm程度の厚みを有するTiなどの金属膜からなるオーミックコンタクト電極54Aが形成されることにより、オーミックコンタクト電極形成工程が実施される。
さらに、オーミックコンタクト電極54A上にボンディングの容易な金属、たとえば3μm程度の厚みを有するAlなどの金属膜からなるボンディング電極54Bが、オーミックコンタクト電極54Aの上部全体を覆うように形成されることにより、ボンディング電極形成工程が実施される。このオーミックコンタクト電極54Aおよびボンディング電極54Bは、たとえば蒸着により形成することができる。上記オーミックコンタクト電極54Aおよびボンディング電極54Bは、ソース電極54を構成する。以上の工程により、ソース電極形成工程が完了する。
なお、ソース電極54は、オーミックコンタクト電極54Aおよびボンディング電極54Bのうちいずれか一方により構成されてもよいが、上述のようにオーミックコンタクト電極54Aおよびボンディング電極54Bを組み合わせることにより、低損失であるとともにボンディングが容易なMOSFET50を構成することができる。
次に、p型ウェル形成工程に含まれるイオン注入工程の詳細について説明する。図28は、p型ウェル形成工程に含まれるイオン注入工程において形成されるp型ウェルの不純物濃度の分布を示す図である。図28において、横軸はn型層52の基板51とは反対側の表面からの距離を示しており、縦軸は不純物濃度を示している。また、破線は、複数回行なわれるイオン注入の各注入による不純物分布を示しており、実線は複数回行なわれるイオン注入の各注入による不純物分布の総和を示している。
図28を参照して、イオン注入が複数回実施されることにより、イオン注入工程が実施される。表2は、イオン注入の条件を示す表である。
図28および表2を参照して、実施の形態3におけるイオン注入工程は、基本的には実施の形態1におけるイオン注入工程と同様に実施される。しかし、実施の形態3においては、図28および表2に示すように、イオン注入工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、高不純物領域53Bおよび低不純物領域53Aだけでなく、第2の低不純物領域53Cをも形成される点で実施の形態1とは異なっている。より具体的には、表2に示すように、Alのイオン注入を加速電圧とドーズ量とを変更して5回、Bのイオン注入を加速電圧とドーズ量とを変更して4回実施することにより、図28に示すようなp型ウェルにおける不純物濃度の分布が得られる。図28において実線で示された不純物濃度の分布において、表面に近い不純物濃度の低い領域が第2の低不純物領域53C、表面から遠い不純物濃度の低い領域が低不純物領域53A、そして低不純物領域53Aおよび第2の低不純物領域53Cに挟まれた不純物濃度の高い領域が高不純物領域53Bである。以上のようにして、低不純物領域53Aおよび第2の低不純物領域53Cを含むp型ウェルを形成するp型ウェル形成工程に含まれるイオン注入工程を実施することができる。
以上の工程により、実施の形態3のMOSFET50を製造することができる。上記説明から明らかなように、本実施の形態3におけるMOSFET50の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にMOSFET50を製造することができる。その結果、実施の形態3におけるMOSFET50の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるMOSFET50を容易に製造することができる。
なお、上記においては、ワイドバンドギャップ半導体からなる基板およびn型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Siなどの一般的な半導体からなる基板およびn型層を備えた半導体装置およびその製造方法にも適用することができる。また、上記においては、オーミックコンタクト電極の材料の一例としてTi、ボンディング電極の材料の一例としてAlを挙げたが、本発明におけるオーミックコンタクト電極の材料として、たとえばMg(マグネシウム)、Ni(ニッケル)などを採用することができ、ボンディング電極の材料として、たとえばAu(金)、Cu(銅)などを採用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
10 SBD、11,31,51 基板、12,32,52 n型層、12A 第1の面、12B 第2の面、13,33 p型領域、13A,33A,53A 低不純物領域、13B,33B,53B 高不純物領域、14 アノード電極、14A ショットキー電極、14B ボンディング電極、15A,15B,35A,35B,35C,55A,55B,55C 熱酸化膜、16A,36A,36B,36C,56A,56B,56C 酸化膜、17 空乏層、18 矢印、19 カソード電極、30 JFET、32A 下部n型層、32B 上部n型層、33C 接続領域、33D 埋め込みp型領域、34,54 ソース電極、34A,54A オーミックコンタクト電極、34B,54B ボンディング電極、37 レジスト膜、38 n型領域(n型領域となるべき層)、39 ゲートp型領域、41 ゲート電極、42 電極間絶縁膜、50 MOSFET、53 p型ウェル、53C 第2の低不純物領域、58 n型領域、61 ゲート電極(ゲート電極となるべきポリシリコン膜)、62 ゲート酸化膜。