JPWO2014171048A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2014171048A1
JPWO2014171048A1 JP2014540244A JP2014540244A JPWO2014171048A1 JP WO2014171048 A1 JPWO2014171048 A1 JP WO2014171048A1 JP 2014540244 A JP2014540244 A JP 2014540244A JP 2014540244 A JP2014540244 A JP 2014540244A JP WO2014171048 A1 JPWO2014171048 A1 JP WO2014171048A1
Authority
JP
Japan
Prior art keywords
trench
silicon carbide
layer
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014540244A
Other languages
English (en)
Other versions
JP5834179B2 (ja
Inventor
千秋 工藤
千秋 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2014540244A priority Critical patent/JP5834179B2/ja
Application granted granted Critical
Publication of JP5834179B2 publication Critical patent/JP5834179B2/ja
Publication of JPWO2014171048A1 publication Critical patent/JPWO2014171048A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

炭化珪素半導体装置は、主面を有する基板と、基板の主面側に配置され、第１導電型の第１不純物領域を有する炭化珪素層と、炭化珪素層に配置され、底面が第１不純物領域内に位置するトレンチと、トレンチ内に、トレンチの底面の少なくとも一部と接するように配置された、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層と、トレンチの側面およびトレンチボトム不純物層を覆うゲート絶縁膜と、ゲート絶縁膜のうち少なくともトレンチ内に位置する部分の上に配置されたゲート電極とを備える。

Description

本開示は、半導体装置およびその製造方法に関し、特に、高耐圧、大電流用等に使用される炭化珪素半導体装置およびその製造方法に関する。
炭化珪素（シリコンカーバイド：炭化珪素）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−炭化珪素、六方晶系の６Ｈ−炭化珪素および４Ｈ−炭化珪素等、多くのポリタイプを有する。この中で、炭化珪素半導体装置を作製するために一般的に使用されているポリタイプは４Ｈ−炭化珪素である。
炭化珪素を用いたパワーデバイスの代表的なスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）、金属−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＥＳＦＥＴ」）等の電界効果トランジスタがある。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＯＳＦＥＴ」）は、ＭＩＳＦＥＴの一種である。
このようなスイッチング素子では、ゲート電極−ソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
また、代表的な整流素子として、ショットキーダイオードおよびｐｎダイオード等がある。これらは、大電流、高耐圧を実現する整流素子として期待されている。
炭化珪素は、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、炭化珪素を用いたパワーデバイス（炭化珪素パワーデバイス）では、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。従って、Ｓｉパワーデバイスと同一性能を実現させる場合、Ｓｉパワーデバイスよりも面積および厚さを大幅に縮小することが可能となる。
ＭＩＳＦＥＴ等のパワーデバイスにおいてさらなる大電流を流すためには、デバイス集積度を高くすることが有効である。このために、従来のプレーナゲート構造に代わるものとして、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。トレンチゲート構造のＭＩＳＦＥＴでは、半導体層に形成されたトレンチの側面にチャネル領域が形成されるので、単位セル面積を低減させることでき、デバイス集積度を向上させることができる。
以下、トレンチゲート構造を有する縦型ＭＯＳＦＥＴである従来の半導体装置について説明する。
従来の半導体装置において、炭化珪素からなる基板上に、Ｎ型のドリフト領域およびＰ型のボディ領域を含む炭化珪素層が形成され、ボディ領域の表面の一部にＮ型のソース領域が形成されている。また、ソース領域およびボディ領域を貫通してドリフト領域に達するトレンチと、当該トレンチの側面および底部を覆うゲート絶縁膜と、トレンチ内を埋め込みゲート絶縁膜上に位置するゲート電極とが形成されている。炭化珪素層上には、ソース領域およびボディ領域に接するソース電極が設けられ、基板の裏面にはドレイン電極が設けられている。
このような縦型ＭＯＳＦＥＴにおいて、ソース−ドレイン間に高電圧が加わった場合、トレンチの底部に電界集中が生じやすいという問題がある。これは、トレンチの底部のゲート絶縁膜が絶縁破壊される原因となる。この対策として、炭化珪素層のうちトレンチ底面の下方に位置する部分にＰ型領域を形成することにより、トレンチ底部に加わる電界を緩和させることが提案されている。例えば、炭化珪素層にＰ型不純物イオンを注入してＰ型領域を形成した後に、Ｐ型領域に達するようにトレンチを形成することが提案されている（例えば特許文献１）。また、炭化珪素層にトレンチを形成した後に、トレンチの底面から炭化珪素層にＰ型不純物イオンを注入してＰ型領域を形成することが提案されている（例えば特許文献２）。
特開２００１−２６７５７０号公報 特開２００９−３３０３６号公報
本願の、限定的ではない例示的なある実施形態は、トレンチ底部での電界集中を緩和し得る新規な炭化珪素半導体装置を提供する。
上記課題を解決するために、本発明の一態様は、主面を有する基板と、前記基板の前記主面側に配置され、第１導電型の第１不純物領域を有する炭化珪素層と、前記炭化珪素層に配置され、底面が前記第１不純物領域内に位置するトレンチと、前記トレンチ内に、前記トレンチの底面の少なくとも一部と接するように配置された、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層と、前記トレンチの側面および前記トレンチボトム不純物層を覆うゲート絶縁膜と、前記ゲート絶縁膜のうち少なくとも前記トレンチ内に位置する部分の上に配置されたゲート電極とを備える炭化珪素半導体装置を含む。
また、本発明の他の一態様は、（Ａ）第１導電型の第１不純物領域を有する炭化珪素層が主面側に配置された基板を準備する工程と、（Ｂ）底面が前記第１不純物領域内に位置するトレンチを前記炭化珪素層に形成する工程と、（Ｃ）前記トレンチの底面の少なくとも一部上に、シリコン膜とアルミニウム膜とを含む積層膜を形成する工程と、（Ｄ）炭素を含むガスの雰囲気中で熱処理を行って、前記積層膜におけるシリコンおよびアルミニウムと前記炭素とを反応させることにより、前記トレンチの底面の前記少なくとも一部上に、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層を形成する工程と、（Ｅ）前記トレンチの側面および前記トレンチボトム不純物層上にゲート絶縁膜を形成する工程と、（Ｆ）少なくとも前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程とを含む炭化珪素半導体装置の製造方法を含む。
本発明の一態様にかかる炭化珪素半導体装置によれば、トレンチの底面上に、電界集中を緩和するための不純物層が配置されているので、トレンチ底部での電界集中を緩和することができる。
（ａ）は、第１の実施形態の炭化珪素半導体装置１００におけるユニットセル１００Ｕの構造を模式的に示す断面図であり、（ｂ）は、ユニットセル１００Ｕの配置を例示的に示す平面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置１００の製造方法を説明するための工程断面図である。 炭化珪素半導体装置１００の製造方法を説明するための工程断面図である。 第２の実施形態の炭化珪素半導体装置２００におけるユニットセルの構造を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置２００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置２００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置２００の製造方法を説明するための工程断面図である。 炭化珪素半導体装置２００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の炭化珪素半導体装置の他の製造方法を説明するための工程断面図である。 第２の実施形態の他の炭化珪素半導体装置３００におけるユニットセルの構造を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、炭化珪素半導体装置３００の製造方法を説明するための工程断面図である。 （ａ）〜（ｃ）は、トレンチボトム不純物層５３に生じる転位を模式的に示す拡大断面図である。
本発明の一態様の概要は以下のとおりである。
本明細書に開示される炭化珪素半導体装置の一態様は、主面を有する基板と、前記基板の前記主面側に配置され、第１導電型の第１不純物領域を有する炭化珪素層と、前記炭化珪素層に配置され、底面が前記第１不純物領域内に位置するトレンチと、前記トレンチ内に、前記トレンチの底面の少なくとも一部と接するように配置された、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層と、前記トレンチの側面および前記トレンチボトム不純物層を覆うゲート絶縁膜と、前記ゲート絶縁膜のうち少なくとも前記トレンチ内に位置する部分の上に配置されたゲート電極とを備える。
このようにすると、トレンチゲート構造を有するトランジスタにおいて、トレンチの底面の少なくとも一部上に、第２導電型の炭化珪素から構成されるトレンチボトム不純物層が配置されているので、トレンチ底部での電界集中を緩和することができる。また、トレンチボトム不純物層はトレンチ内に配置されているので、トレンチとトレンチボトム不純物層との位置ずれに起因するオン抵抗の増加を抑制することができる。
前記トレンチボトム不純物層は、例えば、前記トレンチの側面と接していなくてもよい。
このようにすると、トレンチボトム不純物層がトレンチの側面と接している場合に比べて、第２導電型のトレンチボトム不純物層と第１導電型の第１不純物領域との間に形成される空乏層は、主面と平行な方向に沿ってトレンチの底部からトレンチの外側には広がり難くなる。従って、トレンチボトム不純物層がトレンチの側面と接している場合に比べて、電流経路が広くなるので、オン抵抗を低減することができる。
前記トレンチボトム不純物層は、例えば、前記トレンチの底面の全部を覆うように配置され、かつ、前記トレンチの側面の一部と接していてもよい。
このようにすると、トレンチボトム不純物層はトレンチの底部の全部を覆うように配置されているので、トレンチ底部での電界集中をより確実に緩和することができる。
前記トレンチボトム不純物層は、前記トレンチ内のみに配置されていてもよい。これにより、トレンチボトム不純物層とトレンチとの位置ずれに起因するオン抵抗の増加をより確実に抑制することができる。
前記トレンチボトム不純物層は、不純物としてアルミニウムを含んでもよい。
前記トレンチボトム不純物層において、前記トレンチボトム不純物層の下面から上面まで成長方向に沿って延びる転位の密度は、前記第１不純物領域において、前記エピタキシャル層の成長方向に沿って延びる転位の密度よりも高くてもよい。
このようにすると、トレンチボトム不純物層上に、トレンチ側面上よりも厚いゲート絶縁膜を、熱酸化によって容易に形成できる。なお、第１不純物領域よりも転位密度の高いトレンチボトム不純物層は、例えば、気相−液相−固相移動法を利用して、トレンチ底部に選択的に形成され得る。
前記ゲート絶縁膜のうち前記トレンチの底面と前記トレンチの側面との境界に位置する部分は、前記トレンチの側面上に位置する部分よりも厚くてもよい。
このようにすると、ソース−ドレイン間に電圧が印加された場合に、より電界が強くなる、トレンチの底面とトレンチの側面との境界部分において、より効果的に電界集中を抑制することができる。
前記ゲート絶縁膜は、前記トレンチボトム不純物層上で、前記トレンチの側面上よりも厚くてもよい。これにより、所望の素子特性を確保しつつ、トレンチ底部の電界集中を抑制できる。
前記ゲート絶縁膜は熱酸化膜であってもよい。このようにすると、トレンチボトム不純物層上で、トレンチ側面上よりも厚いゲート絶縁膜を形成できるので、所望の素子特性を確保しつつ、トレンチ底部の電界集中を抑制できる。
前記トレンチボトム不純物層の上面は、前記ドリフト領域と前記ボディ領域との界面の下方に位置していてもよい。このようにすると、ドリフト領域における電流経路を確実に確保することができる。
上記炭化珪素半導体装置は、少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置され、第１導電型の炭化珪素から構成されるチャネル層をさらに備えていてもよい。
チャネル層は、第２導電型のボディ領域と第２導電型のトレンチボトム不純物層との間において、第１導電型のドリフト領域に空乏層が形成されるのを抑制する効果を有する。従って、チャネル層を備えることにより、オン抵抗の増加をより確実に抑制することができる。
上記炭化珪素半導体装置は、前記基板における裏面上に配置されたドレイン電極と、前記第２不純物領域上および前記ボディ領域上に配置されたソース電極とをさらに備え、前記基板は第１導電型であってもよい。
このようにすると、トレンチゲート構造を有する縦型ＭＩＳＦＥＴにおいて、オン抵抗の増加を抑制し、かつトレンチ底部での電界集中を緩和することができる。
本明細書に開示される炭化珪素半導体装置の製造方法の一態様は、（Ａ）第１導電型の第１不純物領域を有する炭化珪素層が主面側に配置された基板を準備する工程と、（Ｂ）底面が前記第１不純物領域内に位置するトレンチを前記炭化珪素層に形成する工程と、（Ｃ）前記トレンチの底面の少なくとも一部上に、シリコン膜とアルミニウム膜とを含む積層膜を形成する工程と、（Ｄ）炭素を含むガスの雰囲気中で熱処理を行って、前記積層膜におけるシリコンおよびアルミニウムと前記炭素とを反応させることにより、前記トレンチの底面の前記少なくとも一部上に、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層を形成する工程と、（Ｅ）前記トレンチの側面および前記トレンチボトム不純物層上にゲート絶縁膜を形成する工程と、（Ｆ）少なくとも前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程とを含む。
このような製造方法によると、トレンチゲート構造を有するトランジスタにおいて、トレンチ底面の少なくとも一部上に炭化珪素をエピタキシャル成長させるので、トレンチ内に自己整合的にトレンチボトム不純物層を形成することができる。これにより、トレンチ底部とトレンチボトム不純物層とのアライメントのずれに起因するオン抵抗の増加を抑制し、かつトレンチ底部での電界集中を緩和することができる。また、トレンチボトム不純物層を形成するためトレンチ表面から炭化珪素層にイオン注入を行う必要がないため、イオン注入によるダメージを抑制することができる。
前記積層膜を形成する工程（Ｃ）では、前記トレンチの底面上に前記シリコン膜を形成し、前記シリコン膜上に前記アルミニウム膜を形成してもよい。
上記の炭化珪素半導体装置の製造方法において、例えば、前記工程（Ｂ）と前記工程（Ｃ）との間に、前記トレンチの側面上に配置され、かつ、前記トレンチの底面の少なくとも一部を露出する保護膜を形成する工程をさらに含み、前記工程（Ｃ）において、前記積層膜は、前記トレンチの底面のうち前記保護膜によって露出された部分上および前記保護膜上に形成され、前記工程（Ｄ）において、前記積層膜のうち前記保護膜上に位置する部分は、前記炭素と反応せずに残り、前記工程（Ｄ）と前記工程（Ｅ）との間に、前記積層膜のうち前記炭素と反応しなかった部分と、前記保護膜とを除去する工程をさらに含んでもよい。
このようにすると、シリコン膜とアルミニウム膜とから構成される積層膜はトレンチの側面と接しないように形成される。従って、トレンチボトム不純物層を形成する工程において、積層膜からボディ領域に不純物が拡散するのを抑制することができる。
前記工程（Ｃ）は、例えば、前記トレンチの底面上および側面上に前記積層膜を形成する工程であり、前記工程（Ｃ）と前記工程（Ｄ）との間に、前記積層膜のうち前記トレンチの底面上に位置する部分を覆うようにマスクを形成する工程と、前記マスクを用いたエッチングにより、前記アルミニウム膜の一部を除去する工程とをさらに含んでもよい。
このようにすると、トレンチの底部近傍のみにアルミニウム膜を残すことができるので、トレンチボトム不純物層を形成する工程において、トレンチの底部近傍のみに選択的にトレンチボトム不純物層を形成することができる。
前記工程（Ｄ）において、前記熱処理を、例えば１１００℃以上１２００℃以下の温度で行ってもよい。
このようにすると、活性化アニールよりも低い温度でトレンチボトム不純物層を形成することができるので、トレンチ側面に表面荒れが発生するのを抑制することができる。
前記炭素を含むガスは、アルゴンとプロパンとの混合ガスであってもよい。
このようにすると、トレンチボトム不純物層を形成する工程において、プロパンが熱分解して、積層膜に含まれるシリコン膜とアルミニウム膜とが溶融することにより形成される溶融膜に炭素が供給される。溶融膜に供給された炭素は溶融膜中を拡散し、トレンチ底部へ到達する。トレンチ底部に到達した炭素が溶融膜中のシリコンおよびアルミニウムと反応することにより、トレンチ底部において選択的に、アルミニウムを不純物とする炭化珪素がエピタキシャル成長される。
前記工程（Ｅ）は、前記トレンチの表面部分および前記トレンチボトム不純物層の表面部分を熱酸化することによって前記ゲート絶縁膜を形成する工程であってもよい。
このようにすると、トレンチボトム不純物層上で、トレンチ側面上よりも厚いゲート絶縁膜を形成できるので、所望の素子特性を確保しつつ、トレンチ底部の電界集中を抑制できる。
前記第１不純物領域はドリフト領域であり、前記炭化珪素層は、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の第２不純物領域とをさらに有し、前記工程（Ｂ）は、前記第２不純物領域及び前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達するように前記トレンチを形成する工程であってもよい。
上記の炭化珪素半導体装置の製造方法は、前記工程（Ｄ）と前記工程（Ｅ）との間に、前記トレンチの側面の一部を構成する前記ボディ領域上に、第１導電型の炭化珪素から構成されるチャネル層を形成する工程をさらに含んでもよい。
チャネル層は、第２導電型のボディ領域と第２導電型のトレンチボトム不純物層との間において、第１導電型のドリフト領域に空乏層が形成されるのを抑制する効果を有する。従って、チャネル層を形成することにより、オン抵抗の増加をより確実に抑制することができる。
トレンチボトム不純物層を形成する工程において、熱処理の後に、水素雰囲気中でエッチングを行なってもよい。これにより、トレンチの側面に第２導電型の半導体層が意図せず形成された場合であっても、水素雰囲気中でのエッチングにより、トレンチ側面上に形成された第２導電型の半導体層を除去することができる。
（第１の実施形態）
（炭化珪素半導体装置の構造）
以下、本開示の第１の実施形態にかかる例示的な炭化珪素半導体装置を、図面を参照しながら説明する。ここでは、一例として、炭化珪素半導体装置が、複数のユニットセルを有するＭＩＳＦＥＴである場合について説明する。
図１（ａ）は、本実施形態の炭化珪素半導体装置１００における１つのユニットセル１００Ｕに対応する断面構成の一例を模式的に示す図である。図１（ｂ）は、炭化珪素半導体装置１００の炭化珪素層２の表面において複数（ここでは３つ）のユニットセル１００Ｕが配列されている平面構成の一例を模式的に示す図である。図１（ａ）は、図１（ｂ）のＩａ−Ｉａ’線に沿った断面図である。図１（ｂ）においては、一部の構成要素の図示を省略し、ボディ領域３、ソース領域４、ゲート電極９及びトレンチ５の配置を示している。ここではユニットセル１００Ｕ及びトレンチ５は長方形の平面形状を有している。但し、ユニットセル及びトレンチは、正方形、多角形等の他の形状であってもよい。
炭化珪素半導体装置１００は、基板１を用いて形成されている。基板１としては、例えば（０００１）Ｓｉ面を主面５１とするＮ型（第１導電型）の炭化珪素基板を用いることができる。ただし、基板１はこれに限られず、Ｃ面を主面５１とする炭化珪素基板であってもよいし、いずれのポリタイプ構造を有する炭化珪素基板であってもよい。ここでは、一例として、基板１として４Ｈ−炭化珪素基板を用いる。
基板１の主面５１側には、例えばエピタキシャル層である炭化珪素層２が配置されている。炭化珪素層２は、第１導電型（ここではＮ型）のドリフト領域（第１不純物領域）２ｄと、ドリフト領域２ｄ上に配置された第２導電型（ここではＰ型）のボディ領域３と、ボディ領域３の上部に配置された第１導電型（Ｎ型）のソース領域（第２不純物領域）４とを有している。ここでは、基板１は第１導電型（Ｎ型）であり、ドリフト領域２ｄよりも高い不純物濃度を有する。
図示した例では、ソース領域４の下面及び外側面は、ボディ領域３に囲まれている。ここでは、炭化珪素層２は基板１上にエピタキシャル成長により形成された炭化珪素層であるが、基板１の主面側部分にＮ型またはＰ型の不純物イオンを注入することによって形成されていてもよい。
炭化珪素層２には、炭化珪素層２の上面（ここではＳｉ面）５２からボディ領域３及びソース領域４を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。トレンチ５は、トレンチ底面５３と、トレンチ側面５０とを有する。トレンチ５の底面５３は、ドリフト領域２ｄ内に位置している。図１（ａ）に示す例では、トレンチ側面５０は、炭化珪素層２の上面５２に対して垂直であるが、トレンチ側面５０は、炭化珪素層２の上面５２に対して傾斜していてもよい。本明細書では、トレンチ側面５０とトレンチ底面５３とが接合する部分を角部（コーナー部）５３ｃと称する。トレンチ側面５０とトレンチ底面５３とのなす角度は略９０度であってもよいし、９０度よりも大きい角度でもよい。また、角部５３ｃは丸みを帯びていてもよい。
トレンチ５内には、トレンチ底面５３の少なくとも一部と接するように、第２導電型（Ｐ型）のトレンチボトム不純物層７が配置されている。トレンチボトム不純物層７は、第２導電型（Ｐ型）の不純物（例えばアルミニウム）を含む炭化珪素エピタキシャル層である。トレンチボトム不純物層７の上面は、例えば上方に凸の形状を有している。トレンチ底面５３の一部上に、トレンチ底面５３と接するようにトレンチボトム不純物層７が配置されているので、トレンチ底面５３は、ドリフト領域２ｄとトレンチボトム不純物層７との界面に相当する。
トレンチボトム不純物層７は、例えば、ドリフト領域２ｄの結晶構造を反映したエピタキシャル層である。トレンチボトム不純物層７は、例えば、気相−液相−固相移動法（Ｖａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ ｐｈａｓｅ Ｔｒａｎｓｐｏｒｔ：以下、ＶＬＳ法）を用いて形成され得る。この方法では、トレンチ５内に、シリコン膜およびアルミニウム膜を含む積層膜を形成した後、炭素を含む雰囲気中で熱処理を行う。これにより、積層膜中のシリコンおよびアルミニウムと炭素とが反応し、トレンチ５の表面から炭化珪素がエピタキシャル成長する。このようにして、アルミニウムを不純物とする炭化珪素エピタキシャル層が得られる。より具体的な形成方法は後述する。
ＶＬＳ法を用いて形成されたトレンチボトム不純物層７は、例えば炭化珪素層２よりも多くの転位を含んでいる。図１５を参照しながら、この理由を説明する。
図１５（ａ）は、本実施形態におけるＶＬＳ法で形成されたトレンチボトム不純物層７を模式的に示す拡大断面図である。図示するように、トレンチボトム不純物層７は、トレンチ底面５３の一部上に配置され、トレンチ側面５０とは接していなくてもよい。トレンチボトム不純物層７は、トレンチ底面５３におけるドリフト領域を下地とし、ドリフト領域の結晶構造を継承して、トレンチ底面５３から上方に炭化珪素をエピタキシャル成長させることにより形成されている。エピタキシャル成長の際に、トレンチ底面５３近傍で生じた転位が成長方向に引き継がれて、成長方向に延びる直線状の転位Ｄが形成される。この結果、図示するように、トレンチボトム不純物層７には、トレンチボトム不純物層７の下面から上面に向かって、成長方向に延びる転位Ｄが生じる。このような転位Ｄの密度は、ドリフト領域における転位密度よりも高い。
なお、トレンチボトム不純物層７は、シリコン膜とアルミニウム膜とを含む積層膜と、炭化珪素層（トレンチ５の表面）とが接する領域上に形成される。積層膜が、トレンチ底面５３のみでなくトレンチ側面５０の下部とも接していると、図１５（ｂ）に示すように、トレンチ底面５３およびトレンチ側面５０から炭化珪素がエピタキシャル成長してトレンチボトム不純物層７が形成される。この場合、トレンチ５のコーナー部５３ｃでは転位が生じやすい。従って、トレンチボトム不純物層７における転位Ｄの密度は、コーナー部５３ｃ上で、トレンチ底面５３上よりも高くなる。なお、トレンチ５のコーナー部５３ｃが丸みを帯びている場合でも、同様に、コーナー部５３ｃで転位が多くなる。
図１５（ａ）および（ｂ）には、トレンチ底面５３が平坦な例を示したが、トレンチ５の形状はこれに限定されない。図１５（ｃ）に示すように、トレンチ底面５３が下方に向かって凸状または凹状であってもよい。この場合、トレンチ底面５３が平坦な場合に比べて、トレンチ底面５３の表面積が大きくなる。すなわち、トレンチボトム不純物層７を形成する際に、炭化珪素の結晶成長が開始される箇所が多くなる。このため、トレンチ底面５３が平坦な場合に比べて、トレンチボトム不純物層７中に含まれる転位Ｄの数が多くなる。
また、トレンチボトム不純物層７の上面は、ドリフト領域２ｄとボディ領域３との界面よりも下方に位置していてもよい。言い換えると、炭化珪素層２の上面５２からトレンチボトム不純物層７の上面までの深さは、炭化珪素層２の上面５２からドリフト領域２ｄとボディ領域３との界面までの深さよりも大きくてもよい。この場合、電流経路を確実に確保するという観点から、トレンチ側面５０において、トレンチボトム不純物層７の上面とボディ領域３の底面との間隔Ｈ１は、例えば、０．１μｍ以上とするのがよい。
トレンチ５内には、少なくともトレンチ側面５０及びトレンチボトム不純物層７上を覆うゲート絶縁膜８が配置されている。図１（ａ）に示す例では、ゲート絶縁膜８は、炭化珪素層２の上面５２の一部（上面５２のうちトレンチ５の周縁近傍に位置する部分）、すなわちソース領域４の上面の一部にも接するように配置されている。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜または窒素（Ｎ）を含むシリコン酸化膜である。ゲート絶縁膜８は、トレンチ底面５３とトレンチ側面５０との境界部分（コーナー部５３ｃ）上で、トレンチ側面５０上よりも厚くなっている。これは、トレンチ底面５３とトレンチ側面５０との境界部分の近傍では、トレンチ側面５０からの熱酸化膜成長とトレンチボトム不純物層７からの熱酸化膜成長とが重なるためである。本実施形態では、熱酸化によりゲート絶縁膜８を形成する例について示したが、ゲート絶縁膜８を化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法等の堆積法により形成する場合でも同様の形状となる。
また、トレンチ５内において、ゲート絶縁膜８上には、ゲート電極９が配置されている。ここでは、一例としてゲート電極９がトレンチ５内をすべて埋め込むように配置されている。なお、ゲート電極９は、炭化珪素層２の上面５２上に延在していてもよい。または、ゲート電極９はトレンチ５内のうち上面５２よりも低い位置のみに埋め込まれていてもよい。ゲート電極９は、少なくともトレンチ側面５０のうちボディ領域３上を覆うように存在すればよい。ゲート電極９と炭化珪素層２とは、ゲート絶縁膜８によって絶縁されている。
ボディ領域３上及びソース領域４上には、ボディ領域３及びソース領域４の両方に接するようにソース電極１０が配置されている。また、基板１の裏面上には、ドレイン電極１１が配置されている。
炭化珪素半導体装置１００のユニットセル１００Ｕは、以上のような構造を有するトレンチゲート構造のＭＩＳＦＥＴである。
ここで、ソース電極１０がアース電位に接続され、かつゲート電極９に閾値より負のバイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍の領域に正孔が誘起された蓄積状態となる。この状態は、伝導キャリアである電子の経路が遮断されるので電流が流れないオフ状態である。この時、ドレイン電極１１とソース電極１０との間にドレイン電極１１側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３及びドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
また、ゲート電極９に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この状態は、ソース電極１０、ソース領域４、反転層（図示せず）、ドリフト領域２ｄ、基板１及びドレイン電極１１の順にキャリアが流れるオン状態である。なお、図１３に示すように第１導電型（例えばＮ型）のチャネル層を含むＭＩＳＦＥＴの場合は、チャネル層に高濃度の電子が蓄積する蓄積状態となるため、チャネル層を介して電流が流れる。
図１５を参照して説明したように、例えばＶＬＳ法を用いて形成されたトレンチボトム不純物層７には、炭化珪素層２に比べて転位Ｄが多く含まれている。炭化珪素中に含まれる転位Ｄの数が多いほど、炭化珪素を熱酸化したときに形成される酸化膜の成長速度が速くなる。このため、ゲート絶縁膜８を熱酸化法により形成した場合には、トレンチボトム不純物層７上に配置されるゲート絶縁膜８の厚さは、トレンチボトム不純物層７が存在しない場合にトレンチ底面５３上に配置されるゲート絶縁膜の厚さよりも大きくなる。また、トレンチボトム不純物層７上に配置されるゲート絶縁膜８の厚さは、例えば、トレンチ側面５０上に配置されるゲート絶縁膜８の厚さよりも大きくなる。さらに、トレンチ底面５３が凸状または凹状の場合（図１５（ｃ））は、トレンチ底面５３が平坦な場合に比べて、トレンチボトム不純物層７中に含まれる転位Ｄの数が多くなる。このため、トレンチボトム不純物層７上により厚いゲート絶縁膜８が形成され得る。
本実施形態に係る炭化珪素半導体装置１００において、トレンチ底面５３の少なくとも一部上に、第２導電型（Ｐ型）のトレンチボトム不純物層７が配置されている。従って、ソース−ドレイン間に高電圧が加わった場合にも、トレンチ底面５３にかかる電界集中を抑制することができる。この結果、ＭＩＳＦＥＴの耐圧を確保し、ＭＩＳＦＥＴの破壊を抑制することができる。
また、本実施形態では、トレンチボトム不純物層７はトレンチ５内に配置されている。このため、以下に説明するように、Ｐ型のボディ領域３とＰ型のトレンチボトム不純物層７との間のＮ型のドリフト領域２ｄが空乏化することで生じるオン抵抗の増加を抑制することができる。
例えば特許文献１に記載された方法では、イオン注入によってＰ型領域を形成した後で、トレンチを形成する。このため、Ｐ型領域とトレンチとのアライメントずれが発生しやすい。この結果、トレンチ底部の一方の端において、Ｐ型領域が形成されていない部分が生じ、当該部分に電界集中が発生して絶縁破壊する可能性がある。また、トレンチ底部の他方の端では、トレンチ底部から基板の主面と平行な方向にＰ型領域がはみ出した状態となるので、当該部分のＰ型領域とＰ型のボディ領域との間のＮ型のドリフト領域において空乏化する範囲が増加する。この結果、寄生抵抗成分（Ｊｕｎｃｔｉｏｎ ＦＥＴ（ＪＦＥＴ）抵抗成分）が増加し、半導体装置のオン抵抗が増加する可能性がある。なお、トレンチの底部にＰ型領域をより確実に配置するために、トレンチの底部の幅よりもＰ型領域の幅を大きくすることもできる。しかしながら、この場合、寄生抵抗成分が増加しやすくなる。これに対し、本実施形態では、トレンチボトム不純物層７はトレンチ５内に配置されるので、アライメントずれによるオン抵抗の増加は生じない。また、トレンチボトム不純物層７の幅はトレンチ５の幅以下となる。例えば、図示する例では、基板１の法線方向から見たとき、トレンチボトム不純物層７とボディ領域３とは重ならない。従って、Ｐ型のボディ領域３とＰ型のトレンチボトム不純物層７との間のＮ型のドリフト領域２ｄの空乏化によるオン抵抗の増加を抑制できる。
本実施形態では、炭化珪素半導体装置１００において、トレンチボトム不純物層７はトレンチ側面５０とは接していない。このため、トレンチボトム不純物層７がトレンチ側面５０と接している場合に比べて、Ｐ型のトレンチボトム不純物層７とＮ型のドリフト領域との間に形成される空乏層は、炭化珪素層の上面５２と平行な方向に沿ってトレンチ５の底部からトレンチ５の外側には広がり難くなる。従って、トレンチボトム不純物層７がトレンチ側面５０と接している場合に比べて、電流経路が広くなるので、オン抵抗をより効果的に低減することができる。
また、炭化珪素半導体装置１００では、ゲート絶縁膜８のうちトレンチ底面５３とトレンチ側面５０との境界部分に位置する部分の厚さは、トレンチ側面５０上に位置する部分の厚さよりも大きい。従って、ソース−ドレイン間に電圧が加わった場合に、より電界が強くなる、トレンチ底部のコーナー部分５３ｃにおいて、より効果的に電界集中を抑制することができる。この結果、ＭＩＳＦＥＴの耐圧を確保し、ＭＩＳＦＥＴの破壊を抑制することができる。
（炭化珪素半導体装置の製造方法）
上述したように、本実施形態では、ＶＬＳ法を用いたエピタキシャル成長を利用して、トレンチ底部に選択的にトレンチボトム不純物層（第２導電型のエピタキシャル成長層）を形成する。
以下、図２から図６を参照しながら、本実施形態に係る炭化珪素半導体装置１００の製造方法の一例を説明する。
まず、図２（ａ）に示すように、ドリフト領域２ｄ、ボディ領域３及びソース領域４を有する炭化珪素層２が主面側に配置された基板１を準備する。
基板１の一例として、（０００１）面から４°のオフ角を有する第１導電型（ここではＮ型）の４Ｈ−炭化珪素基板を用いる。この基板１の（０００１）Ｓｉ面上に、エピタキシャル成長によって、Ｎ型の炭化珪素層２を形成する。炭化珪素層２は、例えば、キャリア濃度が８×１０15ｃｍ-3であり、厚さが１２μｍである。Ｎ型ドーパントとしては、例えば窒素が使用される。
次に、炭化珪素層２の表面側に、Ｐ型のボディ領域３を形成する。ボディ領域３は、例えば、キャリア濃度が２×１０18ｃｍ-3であり、厚さが１．２μｍである。ボディ領域３を形成するには、例えば、イオン注入により炭化珪素層２にＰ型の不純物イオンを注入する。Ｐ型の不純物イオンとしては、例えば、Ａｌイオン等が挙げられる。炭化珪素層２のうち、ボディ領域３が形成された部分以外の領域がドリフト領域２ｄとなる。
なお、ボディ領域３を形成するためには、Ｎ型の炭化珪素層２上に、トリメチルアルミニウム等のＰ型ドーパントを供給しながらエピタキシャル成長を行ってもよい。
次に、ボディ領域３の上部に、Ｎ型のソース領域４を形成する。ソース領域４は、例えば、キャリア濃度が５×１０19ｃｍ-3であり、厚さが例えば０．６μｍである。ソース領域４を形成するには、例えば、炭化珪素層２上に形成されたシリコン酸化物またはポリシリコン等からなるマスク（図示は省略）を用い、Ｎ型の不純物イオンをボディ領域３に注入する。Ｎ型の不純物イオンとしては、例えば、Ｎイオン等が挙げられる。
この後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。アニール処理によって、ボディ領域３及びソース領域４に注入された不純物が活性化される。
次に、図２（ｂ）に示すように、炭化珪素層２にトレンチ５を形成する。ここでは、ソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄ内にトレンチ底面５３を有するようにトレンチ５を形成する。
まず、ソース領域４の一部の上に、例えばプラズマ酸化膜等のマスク６１を形成する。次に、マスク６１をマスクとして反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）により炭化珪素層２のエッチングを行う。これにより、炭化珪素層２に、例えば深さが１．５μｍ、幅が１μｍのトレンチ５を形成する。
なお、図２（ｂ）の例ではトレンチ５のトレンチ側面５０が基板１の主面に対して略垂直であるが、トレンチ側面５０は、基板１の主面の法線方向に対して傾斜していてもよい。つまり、トレンチ５は、高さ方向に幅の変化するテーパー形状または逆テーパー形状を有していてもよい。
次に、図３（ａ）に示すように、保護膜６２として、トレンチ側面５０上を覆うように絶縁膜により構成されるサイドウォールを形成する。具体的には、例えば、ＣＶＤ法によりシリコン酸化膜またはシリコン窒化膜を堆積した後に、ＣＨＦ3ガス等を用いたＲＩＥによりエッチバックすることによりトレンチ側面５０上のみにサイドウォールを残留させる。この際、マスク６１の少なくとも一部が残留するように、エッチングの時間を調整する。なお、保護膜６２は、トレンチ側面５０の少なくともボディ領域３上を覆い、かつ、トレンチ底面５３の少なくとも一部を露出するように形成されればよい。
次に、図３（ｂ）に示すように、トレンチ底面５３上に、シリコン膜６３とアルミニウム膜６４とを含む積層膜を形成する。ここでは、トレンチ底面５３、保護膜６２及びマスク６１上に、シリコン膜６３を例えばＣＶＤ法で形成した後、シリコン膜６３上にアルミニウム膜６４を例えばスパッタ法で形成する。これにより、トレンチ底面５３にシリコン膜６３とアルミニウム膜６４とから構成される積層膜が形成される。シリコン膜６３はポリシリコンであってもアモルファスシリコンであってもよい。アルミニウム膜６４は不純物を含んでいても良い。シリコン膜６３及びアルミニウム膜６４の厚さは、例えばそれぞれ２００ｎｍである。本実施形態では、積層膜は、トレンチ底面５３のうち保護膜６２から露出した部分と接するように形成されればよく、例えばトレンチ底面５３の少なくとも一部上および保護膜６２上に形成される。
次に、図４（ａ）に示すように、炭素を含むガスの雰囲気中で熱処理を行うことにより、積層膜におけるシリコンおよびアルミニウムと炭素とを反応させる。これにより、トレンチ底面５３の少なくとも一部上に、トレンチボトム不純物層７として、第２導電型の炭化珪素エピタキシャル層が形成される。炭化珪素エピタキシャル層は、積層膜とトレンチ５の表面とが接する部分から、積層膜の厚さ方向に成長する。
具体的には、例えばアルゴンガスが１００リットル／分、プロパン（Ｃ3Ｈ8）ガスが１５０ｃｃ／分の割合で導入された加熱炉内において例えば１１００℃から１２００℃程度で、トレンチ底面５３上に積層膜が形成された基板１を加熱する。加熱することにより、シリコン膜６３とアルミニウム膜６４とが溶融し、溶融膜６５が形成される。このとき、雰囲気中のＣ3Ｈ8が熱分解して、溶融膜６５に炭素（Ｃ）が供給される。溶融膜６５に供給された炭素は溶融膜６５中を拡散し、トレンチ底面５３へ到達する。トレンチ底面５３に到達した炭素が溶融膜６５中のシリコン及びアルミニウムと反応することにより、トレンチ底面５３において選択的に、アルミニウムを不純物とする炭化珪素がエピタキシャル成長される。このようにして、トレンチボトム不純物層７がトレンチ底面５３のみに選択的に形成される。加熱処理の時間は例えば３０分間とする。なお、この工程では、積層膜（溶融膜６５）のうち保護膜６２上に位置する部分は、炭素と反応せずに未反応部分として残る。また、溶融膜６５のうちトレンチ底面５３上に位置する部分でも、トレンチ底面５３側から反応が進むので、溶融膜６５の上層部分が、炭素と反応せずに未反応部分として残る場合がある。
導入されるガスはＣ3Ｈ8に限定されず、炭素を含み、１１００℃から１２００℃で分解されるものであればよい。アニール条件やトレンチ構造等にもよるが、この例ではトレンチボトム不純物層７のキャリア濃度は例えば１０19ｃｍ-3台から１０21ｃｍ-3台（１０19ｃｍ-3以上１０22ｃｍ-3未満）となる。このトレンチボトム不純物層７は、トレンチ底面５３及びトレンチ側面５０の炭化珪素と格子整合しているが、炭化珪素層２よりも転位を多く含む膜である。
前記のアニール処理により、トレンチ底面５３の少なくとも一部を覆うようにトレンチボトム不純物層７を形成することができる。
電流経路を確保するために、炭化珪素層２の上面５２からみて、トレンチボトム不純物層７の上面が、ボディ領域３とドリフト領域２ｄとの界面よりも深くに位置していることが望ましい。トレンチボトム不純物層７の上面と、ボディ領域３とドリフト領域２ｄとの界面の、炭化珪素層２の上面５２に垂直な方向における間隔Ｈ１が、０．１μｍ以上であることがさらに望ましい。このようにすると、電流経路をより確実に確保することができる。
次に、図４（ｂ）に示すように、例えばフッ硝酸溶液を用いたウェットエッチングにより、未反応部分として残っている溶融膜６５を除去する。次いで、フッ酸溶液を用いたウェットエッチングにより保護膜６２及びマスク６１を除去する。
次に、図５（ａ）に示すように、トレンチ側面５０及びトレンチボトム不純物層７を覆うゲート絶縁膜８を形成する。ゲート絶縁膜８を、トレンチ５内のみでなく、炭化珪素層２の上面５２上にも形成してもよい。
具体的には、基板１を洗浄した後、例えば、熱酸化炉中でドライ酸化雰囲気にて１２００℃、０．５時間の処理を行なう。これにより、トレンチ５の表面部分（トレンチ側面５０を含む）、トレンチボトム不純物層７の表面部分および炭化珪素層２の表面部分が熱酸化される。この結果、ゲート絶縁膜８として、トレンチ側面５０上、トレンチボトム不純物層７上及び炭化珪素層２の上面５２上に、熱酸化膜であるシリコン酸化膜が形成される。トレンチ底面５３とトレンチ側面５０との境界部分におけるゲート絶縁膜８は、トレンチ側面５０上のゲート絶縁膜８よりも厚く形成される。これは、トレンチ底面５３とトレンチ側面５０との境界の近傍では、トレンチ側面５０からの酸化膜成長とトレンチボトム不純物層７からの酸化膜成長とが重なるためである。本実施形態では、熱酸化によりゲート絶縁膜８を形成する例について示したが、ゲート絶縁膜８をＣＶＤ法、スパッタ法等の堆積法により形成する場合でも同様の形状となる。
トレンチボトム不純物層７には、炭化珪素層２に比べて転位が多く含まれている。このため、ゲート絶縁膜８を熱酸化法により形成した場合には、トレンチボトム不純物層７上に配置されるゲート絶縁膜８の厚さは、トレンチ側面５０上や、トレンチボトム不純物層７が存在しない場合のトレンチ底面５３上に配置されたゲート絶縁膜の厚さよりも大きくなる。
また、シリコン酸化膜に代えて、窒素を含むシリコン酸化膜を形成しても良い。このようにすると、ゲート絶縁膜８とボディ領域３との界面における界面準位が低減されるので、チャネル移動度の向上が期待できる。また、ゲート絶縁膜８は熱酸化膜以外の膜を含んでいてもよい。さらに、ゲート絶縁膜８は、例えばＣＶＤ法、スパッタ法等の堆積法により形成してもよい。
次に、図５（ｂ）に示すように、ゲート絶縁膜８の上に、ゲート電極９を形成する。ここでは、トレンチ５内及び炭化珪素層２の上面５２上におけるゲート絶縁膜８の上に、ゲート電極９を形成する。
具体的には、まず、ウエハ表面全体に減圧ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ：ＬＰ−ＣＶＤ）法によってリン（Ｐ）ドープのポリシリコンを例えば１０００ｎｍ堆積することにより、ポリシリコン層（図示は省略）を形成する。次に、例えば不活性ガス雰囲気中にて、１０００℃程度で６０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を行なうことにより、リンの活性化を行なう。この後、トレンチ５上及びトレンチ５の周縁上以外の領域を開口させたレジスト等のマスク（図示は省略）を形成する。さらに、ＲＩＥ法によりポリシリコン層をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９の形状は図５（ｂ）に示す形状に限られず、例えばゲート電極９全体がトレンチ５内に埋設された形状でもよい。さらに、トレンチ５内の全体がゲート電極９により埋め込まれていなくてもよく、ゲート電極９は、少なくともトレンチ側面５０のうちボディ領域３上に、ゲート絶縁膜８を介して形成されていればよい。
次に、図６に示すように、ボディ領域３及びソース領域４と接するようにソース電極１０を形成する。ソース電極１０は、炭化珪素層２の上面５２上に、ボディ領域３とソース領域４とに跨るように配置される。
具体的には、まず、炭化珪素層２及びゲート電極９を覆うように層間絶縁膜（図示は省略）を形成する。次に、層間絶縁膜に、ソース領域４の一部及びボディ領域３の一部を露出する開口部を設ける。この開口部内に、例えばＴｉ等により構成される導電膜を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４及びボディ領域３とオーミック接触するソース電極１０が得られる。
また、基板１の裏面、すなわち主面と反対側の面上に、ドレイン電極１１を形成する。
以上により、トレンチゲート構造を有するＭＩＳＦＥＴである炭化珪素半導体装置１００が得られる。
このような製造方法によると、トレンチ底面５３の少なくとも一部を覆うように、トレンチ５内に自己整合的に、トレンチボトム不純物層７を形成することができる。これにより、トレンチ底面５３での電界集中を緩和することができる。
また、イオン注入によって炭化珪素層内にＰ型領域を形成する場合（特許文献１および２）と比べて、次のようなメリットがある。
特許文献１に提案された方法では、イオン注入によって炭化珪素層内にＰ型領域を形成する。この場合、トレンチとＰ型領域とのアライメントずれが生じ、オン抵抗の増加を引き起こす可能性がある。これに対し、本実施形態によると、トレンチ内にトレンチボトム不純物層を形成するので、トレンチ底面５３とトレンチボトム不純物層７とのアライメントのずれに起因するオン抵抗の増加を抑制できる。
一方、特許文献２には、トレンチを形成した後に、トレンチ底面から炭化珪素層に不純物イオンを注入することによって、炭化珪素層内にＰ型領域を形成することが提案されている。この方法では、トレンチの下方Ｐ型領域を位置ずれなく形成することが可能である。しかし、特許文献２に記載の方法によると、トレンチ形成後にイオン注入し、その後、注入された不純物を活性化するためのアニールを行う。従って、トレンチの壁面に、イオン注入によるダメージ及び活性化アニールによる表面荒れ等が発生する可能性がある。これは、チャネル移動度低下及びゲート絶縁膜の信頼性低下等の原因となり得る。これに対し、本実施形態によると、トレンチ底面および側面から炭化珪素層にイオン注入を行う必要がない。このため、イオン注入によるダメージや表面荒れを抑制することができる。
また、本実施形態では、トレンチ側面５０上に保護膜６２を形成した後に、シリコン膜６３とアルミニウム膜６４とから構成される積層膜を形成しているため、積層膜はトレンチ側面５０と接しないように形成される。従って、トレンチボトム不純物層７を形成する工程において、ボディ領域３の表面部分（チャネルが形成される領域）に積層膜から不純物が拡散するのを抑制することができるので、より確実に所望の素子特性を実現できる。なお、保護膜６２は、トレンチ側面５０全体を覆っていなくてもよい。トレンチ側面５０における少なくともボディ領域３上に形成されていれば、上記効果が得られる。
さらに、トレンチ底面５３とトレンチ側面５０との境界部分及びトレンチボトム不純物層７の上面には厚いゲート絶縁膜８が形成される。従って、トレンチ底面５３およびトレンチ５のコーナー部における電界集中をより確実に抑制し、トレンチ底面５３におけるゲート絶縁膜８の絶縁破壊を抑制することができる。
（第２の実施形態）
（炭化珪素半導体装置の構造）
次に、本開示の第２の実施形態に係る例示的な炭化珪素半導体装置について、図面を参照して説明する。
図７は、本実施形態に係る炭化珪素半導体装置２００の１つのユニットセルに対応する断面構成を模式的に示す断面図である。本実施形態に係る炭化珪素半導体装置２００は、トレンチボトム不純物層７００の形状が第１の実施形態に係る炭化珪素半導体装置１００と異なる。図７において、図１に示す炭化珪素半導体装置１００と同じ構成要素には同じ符号を付し、説明を省略する。
図７に示すように、炭化珪素半導体装置２００では、トレンチボトム不純物層７００がトレンチ底面５３の一部の上だけでなく、トレンチ底面５３の全部を覆うように配置され、トレンチボトム不純物層７００がトレンチ側面５０と接している。
本実施形態に係る炭化珪素半導体装置２００では、トレンチボトム不純物層７００はトレンチ５内に、トレンチ底面５３と接するように配置されている。従って、第１の実施形態に係る炭化珪素半導体装置１００と同様に、オン抵抗の増加を抑制し、かつトレンチ底面５３における電界集中を緩和することができる。
さらに、炭化珪素半導体装置２００では、トレンチボトム不純物層７００がトレンチ底面５３の全部を覆っているため、トレンチ底面５３における電界集中の緩和の効果がより大きくなる。
（炭化珪素半導体装置の製造方法）
次に、本実施形態に係る炭化珪素半導体装置２００の製造方法について説明する。
炭化珪素層２を有する基板１を準備する工程及びトレンチ５を形成する工程は、第１の実施形態における図２（ａ）及び図２（ｂ）に示す工程と同一であるため、説明を省略する。
次に、図８（ａ）に示すように、トレンチ底面５３およびトレンチ側面５０上に、シリコン膜６３とアルミニウム膜６４とを含む積層膜を形成する。
ここでは、トレンチ底面５３、トレンチ側面５０及びマスク６１上に、シリコン膜６３を例えばＣＶＤ法で形成し、アルミニウム膜６４を例えばスパッタ法で形成する。これにより、トレンチ底面５３にシリコン膜６３とアルミニウム膜６４とから構成される積層膜が形成される。シリコン膜６３はポリシリコンであってもアモルファスシリコンであってもよい。シリコン膜６３及びアルミニウム膜６４の厚さは、例えばそれぞれ２００ｎｍである。
次に、図８（ｂ）に示すように、マスク７０をトレンチ５の底部における積層膜上のみに形成する。
具体的には、有機材料であるレジストを積層膜全面に塗布（図示しない）し、酸素を含むガス雰囲気中でのドライエッチングを用いてレジストをエッチバックすることにより、マスク７０を形成する。
次に、図９（ａ）に示すように、マスク７０を用いたエッチングにより積層膜の一部を除去する。ここでは、マスク７０を用いて、アルミニウム膜６４を、例えばリン酸を含む溶液を用いてエッチングした後に、シリコン膜６３を、例えばフッ硝酸を含む溶液を用いてエッチングする。これにより、トレンチ底面５３上、及びトレンチ側面５０のトレンチ底面５３近傍に位置する部分上のみに、シリコン膜６３及びアルミニウム膜６４により構成される積層膜を残留させる。
次に、図９（ｂ）に示すように、炭素を含むガスの雰囲気中で熱処理を行い、積層膜におけるシリコンおよびアルミニウムと炭素とを反応させることにより、トレンチボトム不純物層７００を形成する。
まず、マスク７０を例えば酸素を含むガスのプラズマ中にさらすことにより除去する。この後、例えばアルゴンガスが１００リットル／分、Ｃ3Ｈ8ガスが１５０ｃｃ／分の割合で導入された加熱炉内で例えば１１００℃から１２００℃程度で、トレンチ底面５３上に積層膜が形成された基板１を加熱する。加熱することにより、シリコン膜６３とアルミニウム膜６４とが溶融し、溶融膜６５が形成される。このとき、雰囲気中のＣ3Ｈ8が熱分解して、溶融膜６５に炭素が供給される。溶融膜６５に供給された炭素は溶融膜中を拡散し、トレンチ底面５３へ到達する。トレンチ底面５３に到達した炭素が溶融膜６５中のシリコン及びアルミニウムと反応することにより、トレンチ底面５３において選択的に、アルミニウムを不純物とする炭化珪素がエピタキシャル成長される。これにより、トレンチボトム不純物層７００が、トレンチ底面５３及びトレンチ側面５０の底部近傍上のみに選択的に形成される。加熱処理の時間は例えば３０分間とする。このとき、基板１として（０００１）面または（０００−１）面を主面とする炭化珪素基板を用いると、トレンチボトム不純物層７００の厚さは、トレンチ側面５０上でトレンチ底面５３上の５倍程度となる。
なお、導入されるガスはＣ3Ｈ8に限定されず、炭素（Ｃ）を含み、１１００℃から１２００℃で分解されるものであればよい。アニール条件やトレンチ構造等にもよるが、この例ではトレンチボトム不純物層７００のキャリア濃度は例えば１０19ｃｍ-3台から１０21ｃｍ-3台（１０19ｃｍ-3以上１０22ｃｍ-3未満）程度となる。このトレンチボトム不純物層７００は、トレンチ底面５３及びトレンチ側面５０の炭化珪素と格子整合しているが、転位を多く含む膜である（図１５（ｂ）参照）。
前記の熱処理により、トレンチ側面５０に対しては下部の一部のみで接し、トレンチ底面５３の全部を覆うようにトレンチボトム不純物層７００を形成することができる。なお、積層膜（溶融膜６５）の一部は、炭素と反応せずに未反応部分として残る場合がある。図示する例では、トレンチボトム不純物層７００上に、未反応部分が残されている。
この方法では、シリコン膜６３とアルミニウム膜６４とにより構成される積層膜をトレンチ底面５３近傍のみに形成している。トレンチ側面５０におけるボディ領域３上には積層膜は形成されない。そのため、トランジスタのチャネル領域となる部分に積層膜から不純物が導入されることを抑制できる。
電流経路を確保するために、トレンチボトム不純物層７００の上面が、ボディ領域３とドリフト領域２ｄとの界面よりも下方に位置していることが望ましい。トレンチボトム不純物層７００の上面と、ボディ領域３とドリフト領域２ｄとの界面との、炭化珪素層２の上面５２に垂直な方向における間隔寸法Ｈ１が、０．１μｍ以上であることがさらに望ましい。このようにすると、電流経路をより確実に確保することができる。
次に、図１０（ａ）で示すように、例えばフッ硝酸溶液を用いたウェットエッチングにより、未反応部分として残った溶融膜６５を除去する。続いて、フッ酸溶液を用いたウェットエッチングによりマスク６１を除去する。
次に、図１０（ｂ）に示すように、トレンチ側面５０およびトレンチボトム不純物層７００上と、炭化珪素層２の上面５２上を覆うゲート絶縁膜８を形成する。具体的な方法については、第１の実施形態と同様であるので説明を省略する。
以降の工程は、第１の実施形態における図５（ｂ）および図６に示す工程と同一であるため説明を省略する。
以上により、図１１に示すように、トレンチゲート構造を有するＭＩＳＦＥＴである炭化珪素半導体装置２００が得られる。
このような製造方法によると、トレンチ底面５３を覆うように、トレンチ５内のみに自己整合的に、トレンチボトム不純物層７００を形成することができる。これにより、トレンチ底面５３とトレンチボトム不純物層７００とのアライメントのずれに起因するオン抵抗の増加を抑制し、かつトレンチ底面５３での電界集中を緩和することができる。
さらに、トレンチ底面５３とトレンチ側面５０との境界部分、およびトレンチボトム不純物層７００の上には、例えばトレンチ側面５０上（特にトレンチ側面５０におけるボディ領域３上）よりも厚いゲート絶縁膜８が形成される。従って、トレンチ底面５３における電界集中をより確実に抑制し、トレンチ底面５３におけるゲート絶縁膜８の絶縁破壊を抑制することができる。
また、トレンチボトム不純物層７００は、トレンチ底面５３上およびトレンチ側面５０の底面５３近傍に位置する部分上で炭化珪素を選択的にエピタキシャル成長することによって形成される。このため、基板１の法線方向から見たとき、トレンチボトム不純物層７００の幅をトレンチ５の幅と同等にすることができる。トレンチボトム不純物層７００はトレンチ５内に形成されるので、基板１の法線方向から見たとき、トレンチボトム不純物層７００とボディ領域３とは重ならない。従って、Ｐ型のボディ領域３とＰ型のトレンチボトム不純物層７００との間のＮ型のドリフト領域２ｄが空乏化することで生じるオン抵抗の増加を抑制することができる。
（炭化珪素半導体装置の製造方法の変形例）
次に、本実施形態に係る炭化珪素半導体装置２００の製造方法の変形例を説明する。
まず、炭化珪素層２を有する基板１を準備し、炭化珪素層２にトレンチ５を形成する。続いて、トレンチ５内にシリコン膜６３とアルミニウム膜６４とをこの順で形成することにより、積層膜を得る。この後、トレンチ５の底部において積層膜を覆うマスク７０を形成する。炭化珪素層２を有する基板１を準備する工程およびトレンチ５を形成する工程は、第１の実施形態における図２（ａ）および図２（ｂ）に示す工程と同一であり、シリコン膜６３とアルミニウム膜６４とから構成される積層膜を形成する工程およびマスク７０を形成する工程は、第２の実施形態における図８（ａ）および図８（ｂ）に示す工程と同一であるため説明を省略する。
次に、図１２（ａ）に示すように、マスク７０を用いて、アルミニウム膜６４を、例えばリン酸を含む溶液を用いてエッチングする。エッチングは、アルミニウム膜６４をエッチングし、かつ、シリコン膜６３をエッチングしないような条件で行う。これにより、トレンチ底面５３上およびトレンチ側面５０のトレンチ底面５３近傍に位置する部分上のみに、アルミニウム膜６４を残留させる。シリコン膜６３はエッチングされないので、トレンチ底面５３上およびトレンチ側面５０上に残る。
次に、図１２（ｂ）に示すように、マスク７０を例えば酸素を含むガスのプラズマ中にさらすことにより除去した後に、例えばアルゴンガスが１００リットル／分、Ｃ3Ｈ8ガスが１５０ｃｃ／分の割合で導入された加熱炉内で例えば１１００℃から１２００℃程度で、トレンチ底面５３上に積層膜が形成された基板１を加熱する。加熱することにより、シリコン膜６３とアルミニウム膜６４とが溶融し、トレンチ５の底部のみに溶融膜６５が形成される。このとき、雰囲気中のＣ3Ｈ8が熱分解して、溶融膜６５に炭素が供給される。溶融膜６５に供給された炭素は溶融膜６５中を拡散し、トレンチ底面５３へ到達する。トレンチ底面５３に到達した炭素が溶融膜６５中のシリコンおよびアルミニウムと反応することにより、トレンチ底面５３において選択的に、アルミニウムを不純物とする炭化珪素がエピタキシャル成長される。これにより、トレンチボトム不純物層７００が、トレンチ底面５３上およびトレンチ側面５０のうち底部近傍に位置する部分上のみに選択的に形成される。加熱処理の時間は例えば３０分間とする。このとき、基板１として（０００１）面または（０００−１）面を主面とする炭化珪素基板を用いると、トレンチボトム不純物層７００の厚さは、トレンチ側面５０上でトレンチ底面５３上の５倍程度となる。
この加熱工程において、シリコン膜６３のうちアルミニウム膜６４と接していない部分は、シリコン膜６３のまま残る。また、図示する例のように、トレンチボトム不純物層７００の上には、溶融膜６５のうち炭素と反応しなかった部分が未反応部分として残る場合がある。
なお、導入されるガスはＣ3Ｈ8に限定されず、炭素を含み、１１００℃から１２００℃で分解されるものであればよい。アニール条件やトレンチ構造等にもよるが、この例ではトレンチボトム不純物層７００のキャリア濃度は例えば１０19ｃｍ-3台から１０21ｃｍ-3台（１０19ｃｍ-3以上１０22ｃｍ-3未満）程度となる。このトレンチボトム不純物層７００は、トレンチ底面５３およびトレンチ側面５０の炭化珪素と格子整合しているが、転位を多く含む膜である。
このように、上記の熱処理工程では、トレンチ側面５０とはトレンチ側面５０の下部の一部のみで接し、かつ、トレンチ底面５３の全部を覆うようにトレンチボトム不純物層７００を形成することができる。
本変形例では、トレンチボトム不純物層７００を形成する工程において、シリコン膜６３をトレンチ５の全表面に残留させている。トレンチ側面５０上にはシリコン膜６３が存在している。シリコン膜６３が保護膜として機能するので、チャネル領域となる部分（ボディ領域３）への炭素の拡散が抑制されるとともに、熱処理工程における炭化珪素からのシリコン（Ｓｉ）の脱離が抑制され得る。
熱処理工程の後、シリコン膜６３を、例えばフッ硝酸を含む溶液を用いてエッチングすることにより除去する。
以降の工程は、第２の実施形態における図１０（ａ）および図１０（ｂ）に示す工程、並びに第１の実施形態における図５（ｂ）および図６に示す工程と同一であるため説明を省略する。
以上により、図１１に示すトレンチゲート構造を有するＭＩＳＦＥＴである炭化珪素半導体装置２００が得られる。
（第３の実施形態）
（炭化珪素半導体装置の構造）
次に、本開示の第３の実施形態に係る例示的な炭化珪素半導体装置について、図面を参照して説明する。
図１３は、本実施形態に係る炭化珪素半導体装置３００の１つのユニットセルに対応する断面構成を模式的に示す断面図である。本実施形態に係る炭化珪素半導体装置３００は、第１導電型のチャネル層１２を有している点で、第１の実施形態に係る炭化珪素半導体装置１００と異なる。図１３において、図１に示す炭化珪素半導体装置１００と同じ構成要素には同じ符号を付し、説明を省略する。
図１３に示すように、本実施形態に係る炭化珪素半導体装置３００は、トレンチ側面５０およびトレンチボトム不純物層７とゲート絶縁膜８との間に、第１導電型（ここではＮ型）の炭化珪素により構成されるチャネル層１２を有している。チャネル層１２は、例えば、キャリア濃度が１×１０18ｃｍ-3であり、厚さが２０ｎｍである。なお、チャネル層１２のキャリア濃度（不純物濃度）は、ドリフト領域２ｄのキャリア濃度よりも高いことが望ましい。また、チャネル層１２のキャリア濃度（不純物濃度）は、トレンチボトム不純物層７のキャリア濃度よりも高いことが望ましい。
チャネル層１２は、第２導電型のボディ領域３と第２導電型のトレンチボトム不純物層７との間において、第１導電型のドリフト領域２ｄに空乏層が形成されるのを抑制する効果を有する。従って、図１に示す炭化珪素半導体装置１００の構造に比べて、オン抵抗の増加をより確実に抑制することができる。
なお、チャネル層１２は、ドリフト領域２ｄよりもキャリア濃度が高い層を含んでいれば、単層構造および積層構造のいずれでも構わない。また、チャネル層１２の厚さについては、ゲート閾値電圧の設計値によって適宜調整すればよい。
チャネル層１２のうち、ゲート絶縁膜８とボディ領域３との間に位置する部分がチャネルとして機能する。
図１３では、トレンチボトム不純物層７の形状が第１の実施形態に係る炭化珪素半導体装置１００と同じである例について示したが、これに限定されない。本実施形態に係る炭化珪素半導体装置３００におけるトレンチボトム不純物層７の形状が、第２の実施形態に係る炭化珪素半導体装置２００と同じであってもよい。
（炭化珪素半導体装置の製造方法）
次に、本実施形態に係る炭化珪素半導体装置３００の製造方法について説明する。
炭化珪素層２を有する基板１を準備する工程からトレンチボトム不純物層７を形成する工程までは第１の実施形態における図２（ａ）から図４（ｂ）に示す工程と同じ工程であるため、説明を省略する。
トレンチボトム不純物層７を形成した後、図１４（ａ）に示すように、トレンチ５の内側に、炭化珪素により構成されるチャネル層１２を形成する。具体的には、トレンチ側面５０上およびトレンチボトム不純物層７上に、第１導電型（ここではＮ型）でキャリア濃度が例えば１×１０18ｃｍ-3程度の炭化珪素により構成されるチャネル層１２を形成する。この例では、チャネル層１２は、トレンチ側面５０におけるソース領域４およびボディ領域３を覆うように形成される。なお、チャネル層１２は、少なくともトレンチ側面５０におけるボディ領域３を覆うように形成されていればよい。チャネル層１２は、トレンチ５内のみでなく、炭化珪素層２の上面５２のうちトレンチ５の周縁近傍に位置する部分上にも形成されてもよい。
チャネル層１２を形成するには、例えば、ＣＶＤ装置を用いて、シリコン系ガス（例えばシランガス）、カーボン系ガス（例えばプロパンガス）およびドーパントガス（例えば、Ｎ型であれば窒素ガス）を供給し、１４００℃以上１７００℃以下の温度に加熱する。
続いて、トレンチ５内において、チャネル層１２上にゲート絶縁膜８を形成する。例えば図５（ａ）に示す工程と同様に、熱酸化によってゲート絶縁膜８を形成してもよい。ただし、図５（ａ）に示す工程では、トレンチボトム不純物層７および炭化珪素層２の表面部分を熱酸化するが、ここでは、チャネル層１２の表面部分を熱酸化する。熱酸化を行うための処理条件は、図５（ａ）を参照しながら前述した条件と同じであってもよい。この場合でも、ゲート絶縁膜８は、トレンチ５のコーナー部およびトレンチ５の底面で他の部分よりも厚く形成され得る。図示するように、基板１に垂直な断面において、トレンチボトム不純物層７の形状によっては、トレンチ５のコーナー部においてトレンチ側面５０上のチャネル層１２とトレンチ底面５３上のチャネル層１２とのなす角度が小さくなる。このため、トレンチ側面５０上およびトレンチ底面５３上においてチャネル層１２表面に形成された熱酸化膜同士が接し、より厚い酸化膜が形成され得る。また、トレンチ底面５３においては、トレンチボトム不純物層７の形状によっては、チャネル層１２の表面が例えば凸状となるので、平坦な表面を有する場合よりも、表面積が大きくなる。従って、例えばチャネル層１２の表面が略平坦となるトレンチ側面５０上よりも厚い熱酸化膜が形成され得る。
以降の工程は、第１の実施形態における図６に示す工程と同じであるため説明を省略する。
以上により、図１４（ｂ）に示すように、トレンチゲート構造を有するＭＩＳＦＥＴである炭化珪素半導体装置３００が得られる。
このような製造方法によると、トレンチ底面５３を覆うように、トレンチ５内のみに自己整合的に、トレンチボトム不純物層７を形成することができる。これにより、トレンチ底面５３とトレンチボトム不純物層７とのアライメントのずれに起因するオン抵抗の増加を抑制し、かつトレンチ底面５３での電界集中を緩和することができる。
さらに、トレンチ底面５３とトレンチ側面５０との境界部分およびトレンチボトム不純物層７の上面には厚いゲート絶縁膜８が形成される。従って、トレンチ底面５３における電界集中をより確実に抑制し、トレンチ底面５３におけるゲート絶縁膜８の絶縁破壊を抑制することができる。
また、本実施形態に係る炭化珪素半導体装置の製造方法によると、トレンチ側面５０とゲート絶縁膜８との間に第１導電型のチャネル層１２が形成されるので、第２導電型のボディ領域３と第２導電型のトレンチボトム不純物層７との間において、第１導電型のドリフト領域２ｄに空乏層が形成されるのを抑制することができる。従って、図１に示す炭化珪素半導体装置１００の構造に比べて、オン抵抗の増加をより確実に抑制することができる。
以上の実施形態に係る製造方法では、積層膜を形成する工程において、トレンチ底面５３上にシリコン膜６３を形成後、シリコン膜６３上にアルミニウム膜６４を形成する例について示したが、これに限定されない。トレンチ底面５３上にアルミニウム膜６４を形成後、アルミニウム膜６４上にシリコン膜６３を形成してもよい。
また、以上の実施形態では、トレンチゲート構造を有する縦型ＭＩＳＦＥＴを代表例として説明した。しかしながら、以上の実施形態におけるトレンチボトム不純物層を、トレンチゲート構造を有する他の種類の炭化珪素半導体装置に適用してもよい。
例えば、基板とその直上に形成する炭化珪素層とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、以上に説明したソース電極１０、ドレイン電極１１、およびソース領域４は、順に、それぞれエミッタ電極、コレクタ電極、およびエミッタ領域と呼ばれる。
従って、以上に説明した炭化珪素半導体装置について、ドリフト領域およびエミッタ領域の導電型をＮ型とし、基板およびボディ領域の導電型をＰ型とすると、Ｎ型のＩＧＢＴを得ることができる。このとき、Ｐ型の基板とＮ型のドリフト領域との間に、Ｎ型のバッファ層を配置してもよい。また、ドリフト領域およびエミッタ領域の導電型をＰ型とし、基板およびボディ領域の導電型をＮ型とすると、Ｐ型のＩＧＢＴを得ることができる。このとき、Ｎ型の基板とＰ型のドリフト領域との間に、Ｐ型のバッファ層を配置してもよい。
また、以上では、複数のユニットセルが並列に配列されている例を示したが、ユニットセルはどのように配置されていてもよい。
また、トレンチ５の平面形状を長方形状として、複数のトレンチの長辺が互いに平行となるようにユニットセルを配置した例を説明した。しかしながら、トレンチの平面形状はこれには限らない。例えば、正方形状の平面形状を有するトレンチであってもよい。
また、以上では、基板１が４Ｈ−炭化珪素により構成され、（０００１）Ｓｉ面を主面として、（０００１）Ｓｉ面に炭化珪素層２が配置された例を示した。しかし、（０００−１）Ｃ面に炭化珪素層２が配置され、（０００１）Ｓｉ面にドレイン電極１１が配置されてもよい。また、主面の面方位を他の結晶面としてもよいし、前記のＳｉ面またはＣ面の任意のオフカット面を基板の主面としてもよい。さらに、他のポリタイプの炭化珪素基板を用いることも可能である。
また、トレンチボトム不純物層を形成する工程において、加熱処理の後に、水素雰囲気中でエッチング（水素エッチング）を行なってもよい。特に、トレンチの側面を保護膜６２で覆わずにトレンチボトム不純物層７００を形成する工程（第２および第３の実施形態）では、トレンチの側面に第２導電型の炭化珪素エピタキシャル層が意図せず形成される場合がある。このような場合であっても、水素雰囲気中でのエッチングにより、トレンチ側面上に形成された第２導電型の炭化珪素エピタキシャル層を除去することができる。なお、水素エッチングによって、トレンチ側面上の炭化珪素エピタキシャル層が除去されるとともに、トレンチボトム不純物層７００の表面部分がエッチングされることもある。
この他にも、以上に説明した炭化珪素半導体装置およびその製造方法における部材の形状、大きさ、不純物濃度、構成材料等の構成要素は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
本開示の炭化珪素半導体装置およびその製造方法は、スイッチング素子等のパワーデバイスを含む種々の炭化珪素半導体装置およびその製造方法として有用である。
１ 基板
２ 炭化珪素層
２ｄ ドリフト領域（第１不純物領域）
３ ボディ領域
４ ソース領域（第２不純物領域）
５ トレンチ
７、７００ トレンチボトム不純物層
８ ゲート絶縁膜
９ ゲート電極
１０ ソース電極
１１ ドレイン電極
１２ チャネル層
５０ トレンチ側面
５２ 炭化珪素層の上面
５３ トレンチ底面
６１、７０ マスク
６２ 保護膜
６３ シリコン膜
６４ アルミニウム膜
６５ 溶融膜
１００、２００、３００ 炭化珪素半導体装置
１００Ｕ ユニットセル

Claims (20)

  1. 主面を有する基板と、
    前記基板の前記主面側に配置され、第１導電型の第１不純物領域を有する炭化珪素層と、
    前記炭化珪素層に配置され、底面が前記第１不純物領域内に位置するトレンチと、
    前記トレンチ内に、前記トレンチの底面の少なくとも一部と接するように配置された、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層と、
    前記トレンチの側面および前記トレンチボトム不純物層を覆うゲート絶縁膜と、
    前記ゲート絶縁膜のうち少なくとも前記トレンチ内に位置する部分の上に配置されたゲート電極と
    を備える炭化珪素半導体装置。
  2. 前記トレンチボトム不純物層は前記トレンチの側面と接していない、請求項１に記載の炭化珪素半導体装置。
  3. 前記トレンチボトム不純物層は、前記トレンチの底面の全部を覆うように配置され、かつ、前記トレンチの側面の一部と接している、請求項１に記載の炭化珪素半導体装置。
  4. 前記トレンチボトム不純物層は、前記トレンチ内のみに配置されている、請求項１から３のいずれかに記載の炭化珪素半導体装置。
  5. 前記トレンチボトム不純物層は、不純物としてアルミニウムを含む、請求項１から４のいずれかに記載の炭化珪素半導体装置。
  6. 前記炭化珪素層はエピタキシャル層であり、
    前記トレンチボトム不純物層において、前記トレンチボトム不純物層の下面から上面まで成長方向に沿って延びる転位の密度は、前記第１不純物領域において、前記炭化珪素層の成長方向に沿って延びる転位の密度よりも高い、請求項１から５のいずれかに記載の炭化珪素半導体装置。
  7. 前記ゲート絶縁膜のうち前記トレンチの底面と前記トレンチの側面との境界に位置する部分は、前記トレンチの側面上に位置する部分よりも厚い、請求項１から６のいずれかに記載の炭化珪素半導体装置。
  8. 前記ゲート絶縁膜は、前記トレンチボトム不純物層上で、前記トレンチの側面上よりも厚い、請求項１から７のいずれかに記載の炭化珪素半導体装置。
  9. 前記ゲート絶縁膜は熱酸化膜である、請求項１から８のいずれかに記載の炭化珪素半導体装置。
  10. 前記第１不純物領域はドリフト領域であり、
    前記炭化珪素層は、
    前記ドリフト領域の上に配置された第２導電型のボディ領域と、
    前記ボディ領域上に配置された第１導電型の第２不純物領域とをさらに有し、
    前記トレンチは、前記第２不純物領域および前記ボディ領域を貫通し、前記ドリフト領域の内部まで達している、請求項１から９のいずれかに記載の炭化珪素半導体装置。
  11. 前記トレンチボトム不純物層の上面は、前記ドリフト領域と前記ボディ領域との界面の下方に位置している、請求項１０に記載の炭化珪素半導体装置。
  12. 少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置され、第１導電型の炭化珪素から構成されるチャネル層をさらに備えている、請求項１０または１１に記載の炭化珪素半導体装置。
  13. （Ａ）第１導電型の第１不純物領域を有する炭化珪素層が主面側に配置された基板を準備する工程と、
    （Ｂ）底面が前記第１不純物領域内に位置するトレンチを前記炭化珪素層に形成する工程と、
    （Ｃ）前記トレンチの底面の少なくとも一部上に、シリコン膜とアルミニウム膜とを含む積層膜を形成する工程と、
    （Ｄ）炭素を含むガスの雰囲気中で熱処理を行って、前記積層膜におけるシリコンおよびアルミニウムと前記炭素とを反応させることにより、前記トレンチの底面の前記少なくとも一部上に、第２導電型の炭化珪素エピタキシャル層であるトレンチボトム不純物層を形成する工程と、
    （Ｅ）前記トレンチの側面および前記トレンチボトム不純物層上にゲート絶縁膜を形成する工程と、
    （Ｆ）少なくとも前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程と
    を含む炭化珪素半導体装置の製造方法。
  14. 前記工程（Ｂ）と前記工程（Ｃ）との間に、前記トレンチの側面上に配置され、かつ、前記トレンチの底面の少なくとも一部を露出する保護膜を形成する工程をさらに含み、
    前記工程（Ｃ）において、前記積層膜は、前記トレンチの底面のうち前記保護膜によって露出された部分上および前記保護膜上に形成され、
    前記工程（Ｄ）において、前記積層膜のうち前記保護膜上に位置する部分は、前記炭素と反応せずに残り、
    前記工程（Ｄ）と前記工程（Ｅ）との間に、前記積層膜のうち前記炭素と反応しなかった部分と、前記保護膜とを除去する工程をさらに含む、請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 前記工程（Ｃ）は、前記トレンチの底面上および側面上に前記積層膜を形成する工程であり、
    前記工程（Ｃ）と前記工程（Ｄ）との間に、
    前記積層膜のうち前記トレンチの底面上に位置する部分を覆うようにマスクを形成する工程と、
    前記マスクを用いたエッチングにより、前記アルミニウム膜の一部を除去する工程とをさらに含む、請求項１３に記載の炭化珪素半導体装置の製造方法。
  16. 前記工程（Ｄ）において、前記熱処理を１１００℃以上１２００℃以下の温度で行う、請求項１３から１５のいずれかに記載の炭化珪素半導体装置の製造方法。
  17. 前記炭素を含むガスは、アルゴンとプロパンとの混合ガスである、請求項１６に記載の炭化珪素半導体装置の製造方法。
  18. 前記工程（Ｅ）は、前記トレンチの表面部分及び前記トレンチボトム不純物層の表面部分を熱酸化することによって前記ゲート絶縁膜を形成する工程である、請求項１３から１７のいずれかに記載の炭化珪素半導体装置の製造方法。
  19. 前記第１不純物領域はドリフト領域であり、
    前記炭化珪素層は、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の第２不純物領域とをさらに有し、
    前記工程（Ｂ）は、前記第２不純物領域および前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達するように前記トレンチを形成する工程である、請求項１３から１８のいずれかに記載の炭化珪素半導体装置の製造方法。
  20. 前記工程（Ｄ）と前記工程（Ｅ）との間に、前記トレンチの側面の一部を構成する前記ボディ領域上に、第１導電型の炭化珪素から構成されるチャネル層を形成する工程をさらに含む、請求項１９に記載の炭化珪素半導体装置の製造方法。
JP2014540244A 2013-04-16 2014-01-31 炭化珪素半導体装置の製造方法 Expired - Fee Related JP5834179B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014540244A JP5834179B2 (ja) 2013-04-16 2014-01-31 炭化珪素半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013085397 2013-04-16
JP2013085397 2013-04-16
PCT/JP2014/000504 WO2014171048A1 (ja) 2013-04-16 2014-01-31 炭化珪素半導体装置およびその製造方法
JP2014540244A JP5834179B2 (ja) 2013-04-16 2014-01-31 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP5834179B2 JP5834179B2 (ja) 2015-12-16
JPWO2014171048A1 true JPWO2014171048A1 (ja) 2017-02-16

Family

ID=51731015

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014540244A Expired - Fee Related JP5834179B2 (ja) 2013-04-16 2014-01-31 炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (1) US9318600B2 (ja)
JP (1) JP5834179B2 (ja)
WO (1) WO2014171048A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437440B2 (en) * 2012-11-21 2016-09-06 Infineon Technologies Dresden Gmbh Method for manufacturing a semiconductor device
JP6271356B2 (ja) 2014-07-07 2018-01-31 株式会社東芝 半導体装置の製造方法
CN104282765B (zh) * 2014-11-06 2017-12-08 株洲南车时代电气股份有限公司 一种碳化硅mos器件及其制造方法
JP6433247B2 (ja) 2014-11-07 2018-12-05 スタンレー電気株式会社 半導体発光素子
JP6433248B2 (ja) 2014-11-07 2018-12-05 スタンレー電気株式会社 半導体発光素子
JP6457784B2 (ja) 2014-11-07 2019-01-23 スタンレー電気株式会社 半導体発光素子
JP6433246B2 (ja) 2014-11-07 2018-12-05 スタンレー電気株式会社 半導体発光素子
JP6453634B2 (ja) * 2014-12-10 2019-01-16 トヨタ自動車株式会社 半導体装置
JP6651167B2 (ja) * 2015-03-23 2020-02-19 スタンレー電気株式会社 半導体発光素子及びその製造方法
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6620889B2 (ja) * 2016-08-10 2019-12-18 日産自動車株式会社 半導体装置
JP6918302B2 (ja) * 2016-12-20 2021-08-11 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN108428739A (zh) * 2017-02-15 2018-08-21 朱江 一种沟槽绝缘栅双极晶体管
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10446643B2 (en) * 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
JP2019140159A (ja) * 2018-02-06 2019-08-22 富士電機株式会社 半導体装置および半導体装置の製造方法
CN111048587B (zh) * 2018-10-15 2021-07-02 无锡华润上华科技有限公司 沟槽栅耗尽型vdmos器件及其制造方法
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP2009231545A (ja) * 2008-03-24 2009-10-08 Fuji Electric Device Technology Co Ltd 炭化珪素ｍｏｓ型半導体装置
JP2010114163A (ja) * 2008-11-04 2010-05-20 Toyota Motor Corp 半導体装置製造方法
JP2012227324A (ja) * 2011-04-19 2012-11-15 Nissan Motor Co Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783118B2 (ja) 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
JP2883501B2 (ja) 1992-09-09 1999-04-19 三菱電機株式会社 トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法
JP3239622B2 (ja) 1994-08-12 2001-12-17 松下電器産業株式会社 半導体薄膜の形成方法
JP5017865B2 (ja) * 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
JP5853648B2 (ja) * 2011-11-30 2016-02-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9087894B2 (en) * 2012-02-10 2015-07-21 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the device
US9012984B2 (en) * 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP2009231545A (ja) * 2008-03-24 2009-10-08 Fuji Electric Device Technology Co Ltd 炭化珪素ｍｏｓ型半導体装置
JP2010114163A (ja) * 2008-11-04 2010-05-20 Toyota Motor Corp 半導体装置製造方法
JP2012227324A (ja) * 2011-04-19 2012-11-15 Nissan Motor Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP5834179B2 (ja) 2015-12-16
WO2014171048A1 (ja) 2014-10-23
US9318600B2 (en) 2016-04-19
US20150179791A1 (en) 2015-06-25

Similar Documents

Publication Publication Date Title
JP5834179B2 (ja) 炭化珪素半導体装置の製造方法
JP5685736B2 (ja) 半導体装置及びその製造方法
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10347735B2 (en) Semiconductor device with lifetime killers and method of manufacturing the same
US8658503B2 (en) Semiconductor device and method of fabricating the same
US20060267022A1 (en) Field-effect transistor and thyristor
WO2013001677A1 (ja) 半導体装置とその製造方法
US9269781B2 (en) Semiconductor device and method for manufacturing the same
JP2018110164A (ja) 半導体装置
JP2012164707A (ja) 半導体装置およびその製造方法
JP2014146666A (ja) 半導体装置
JP5649152B1 (ja) 半導体装置及びその製造方法
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP5797266B2 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2018093067A (ja) 半導体装置および半導体装置の製造方法
WO2012105170A1 (ja) 半導体装置およびその製造方法
US10418478B2 (en) Semiconductor device
US8766277B2 (en) Semiconductor device and manufacturing method of the same
JP2015162579A (ja) 半導体装置
JP2007184327A (ja) 半導体装置およびその製造方法
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP5059989B1 (ja) 半導体装置とその製造方法
US11575039B2 (en) Semiconductor device
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
JP2017092364A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150113

R151 Written notification of patent or utility model registration

Ref document number: 5834179

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees