CN111048587B - 沟槽栅耗尽型vdmos器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种沟槽栅耗尽型VDMOS器件及其制造方法，所述器件包括：漏极区；沟槽栅，包括沟槽内表面的栅绝缘层，和填充于沟槽内且被栅绝缘层包围的栅电极；沟道区，位于栅绝缘层周围；阱区，位于沟槽栅两侧；源极区，位于阱区内；漂移区，位于阱区和漏极区之间；第二导电类型掺杂区，位于沟道区和漏极区之间；第一导电类型掺杂区，位于第二导电类型掺杂区两侧，且位于漂移区和漏极区之间。本发明在沟槽底部形成第二导电类型掺杂区和第一导电类型掺杂区的PN结构。在耗尽管开态，电流通过导电沟道进入PN结构后，在此区域电子和空穴形成电荷平衡，相比漂移区电阻更低，因此器件单个元胞开态的导通电阻大大降低。

Description

沟槽栅耗尽型VDMOS器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种沟槽栅耗尽型VDMOS器件，还涉及一种沟槽栅耗尽型VDMOS器件的制造方法。
背景技术
在许多电路和系统中，耗尽型VDMOS(垂直双扩散金属氧化物半导体场效应管)器件和增强型VDMOS器件经常一起使用，耗尽型VDMOS通常工作于电路的启动阶段，在电路启动过渡至稳定工作状态时，耗尽型VDMOS会通过夹断导电沟道来关断器件让电路正常工作。沟槽栅耗尽型VDMOS由于其纵向沟道易耗尽夹断、且夹断电流稳定的优点在中小功率的电路和系统中得到了广泛应用。
在电路启动阶段，耗尽型VDMOS需要通过较大的启动电流，此刻的电流往往会高于电路稳态工作时的电流，因此提高耗尽管开态时的工作电流成为了时下耗尽型器件的设计重点，低导通电阻成为了耗尽型器件的重要设计指标，沟槽栅耗尽型VDMOS也是如此。
发明内容
基于此，有必要提供一种低导通电阻的沟槽栅耗尽型VDMOS器件。
一种沟槽栅耗尽型VDMOS器件，包括：漏极区，为第一导电类型；沟槽栅，包括沟槽内表面的栅绝缘层，和填充于沟槽内且被所述栅绝缘层包围的栅电极；沟道区，位于所述栅绝缘层周围，为第一导电类型；阱区，位于所述沟槽栅两侧，为第二导电类型，所述第一导电类型和第二导电类型为相反的导电类型；源极区，位于所述阱区内，为第一导电类型；漂移区，位于所述阱区和漏极区之间，为第一导电类型；第二导电类型掺杂区，位于所述沟道区和漏极区之间；第一导电类型掺杂区，位于所述第二导电类型掺杂区两侧，且位于所述漂移区和漏极区之间。
在其中一个实施例中，所述第一导电类型掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。
在其中一个实施例中，所述漏极区的掺杂浓度大于所述第一导电类型掺杂区的掺杂浓度。
在其中一个实施例中，所述沟道区的底部伸入所述第二导电类型掺杂区。
在其中一个实施例中，所述第二导电类型掺杂区的掺杂浓度小于所述阱区的掺杂浓度。
在其中一个实施例中，还包括位于所述阱区内的第二导电类型的体引出区。
在其中一个实施例中，所述栅绝缘层的材质为硅氧化物，所述栅电极的材质为多晶硅。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
还有必要提供一种低导通电阻的沟槽栅耗尽型VDMOS器件的制造方法。
一种沟槽栅耗尽型VDMOS器件的制造方法，包括：提供衬底，所述衬底包括第一导电类型掺杂区和第一导电类型掺杂区上的第一导电类型的漂移区；刻蚀所述漂移区形成沟槽；对所述沟槽的侧壁进行掺杂，在沟槽周围形成沟道区；向第一导电类型掺杂区位于沟槽底部周围的区域掺杂第二导电类型的杂质，从而在第一导电类型掺杂区内形成第二导电类型掺杂区；所述第一导电类型和第二导电类型为相反的导电类型；在所述沟槽内表面形成栅绝缘层；填充沟槽内剩余的空间形成栅电极；在所述漂移区表面掺杂第二导电类型的杂质，从而在所述沟槽的两侧形成阱区；在所述阱区内掺杂第一导电类型的杂质，形成源极区。
在其中一个实施例中，所述提供衬底的步骤中，所述第一导电类型掺杂区是通过外延工艺形成。
上述沟槽栅耗尽型VDMOS器件及其制造方法，在沟槽底部形成第二导电类型掺杂区和第一导电类型掺杂区的PN结构。在耗尽管开态，电流通过导电沟道进入PN结构后，在此区域电子和空穴形成电荷平衡(charge balance)，形成电荷平衡的区域相比传统技术中电阻较大的漂移区，其电阻更低，因此器件单个元胞开态的导通电阻大大降低，在相同的芯片面积单元中可以并联更多的元胞来提高整个器件的开态电流能力。
附图说明
图1是一实施例中沟槽栅耗尽型VDMOS器件的结构示意图；
图2是一实施例中沟槽栅耗尽型VDMOS器件的制造方法的流程图；
图3a～图3d是采用图2所示的方法制造的沟槽栅耗尽型VDMOS器件在制造过程中的剖面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中沟槽栅耗尽型VDMOS器件的结构示意图，包括漏极区209、沟槽栅(包括栅绝缘层204和栅电极201)、沟道区206、阱区202、源极区203、漂移区205、第二导电类型掺杂区208、第一导电类型掺杂区207。
其中，漏极区209为第一导电类型的漏极区，作为VDMOS的漏端被引出。在本实施例中，第一导电类型为N型，第二导电类型为P型。栅绝缘层204设于沟槽(沟槽栅的沟槽)内表面，栅电极201填充于该沟槽内且被栅绝缘层204所包围。沟道区206位于栅绝缘层204周围，为第一导电类型的导电沟道，由于是耗尽管的沟道所以为常开沟道。阱区202位于沟槽栅两侧，为第二导电类型阱区，作为耗尽管的衬底，形成纵向导电沟道。源极区203位于阱区202内，为第一导电类型的源极区，作为源端的欧姆接触。漂移区205位于阱区202和漏极区209之间，为第一导电类型的漂移区。第二导电类型掺杂区208位于沟道区206和漏极区209之间，在本实施例中是P-阱，且P-阱一端与沟道区206接触、另一端与漏极区209接触。第一导电类型掺杂区207位于第二导电类型掺杂区208两侧，且位于漂移区205和漏极区209之间，在本实施例中第一导电类型掺杂区207是N阱。
上述沟槽栅耗尽型VDMOS器件，在沟槽底部形成第二导电类型掺杂区208和第一导电类型掺杂区207的PN结构。在耗尽管开态，电流通过导电沟道进入该PN结构后，在此区域电子和空穴形成电荷平衡(charge balance)，形成电荷平衡的区域相比传统技术中电阻较大的漂移区，其电阻更低，因此器件单个元胞开态的导通电阻大大降低，在相同的芯片面积单元中可以并联更多的元胞来提高整个器件的开态电流能力。
在图1所示的实施例中，沟槽栅耗尽型VDMOS器件还包括位于阱区202内的第二导电类型的体引出区(即源极区203旁的P+区，图1中未标示)。在图1所示的实施例中，第二导电类型掺杂区208的掺杂浓度小于阱区202的掺杂浓度，阱区202的掺杂浓度小于体引出区的掺杂浓度。
在图1所示的实施例中，阱区202为高压P阱，第一导电类型掺杂区207和第二导电类型掺杂区208分别为超级结结构的N阱和P-阱。
在图1所示的实施例中，沟道区206的底部伸入第二导电类型掺杂区208中。对于传统的沟槽栅耗尽型VDMOS管，其沟槽底部在闭态耐压时会出现一个薄弱点。具体是由于沟槽底部的曲率较大，当器件反向耐压时，最高碰撞电离率一般集中于沟槽底部的尖角，而导致此位置容易被击穿。而图1所示的沟槽栅耗尽型VDMOS器件，沟槽底部的沟道区206被包进第二导电类型掺杂区208中，器件在闭态耐压时，通过漂移区205-第二导电类型掺杂区208、沟道区206-第二导电类型掺杂区208的N-P结构形成反向耗尽层，此时由于沟槽栅是零电位、而第二导电类型掺杂区208也是低电位，这样整个耗尽耐压过程均由第二导电类型掺杂区208参与，沟槽栅不参与，有效地屏蔽了沟槽底部的尖角薄弱点，提高了耐压的稳定性。
在一个实施例中，第一导电类型掺杂区207的掺杂浓度大于漂移区205的掺杂浓度，漏极区209的掺杂浓度大于第一导电类型掺杂区207的掺杂浓度。
一般来说，漂移区205的掺杂浓度较低，相当于在源极和漏极之间形成一个电阻较高的区域，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高器件的频率特性。
传统的沟槽栅耗尽型VDMOS管，其底部的N+掺杂漏极区到N-漂移区，二者的载流子浓度差别较大，P阱形成时的热过程会导致N+大量反向扩散进漂移区中，有效的漂移区厚度会降低很多，导致在设计时需增加N-外延(N-外延作为N-漂移区)的余量而变相增加了导通电阻。而图1所示的沟槽栅耗尽型VDMOS管，由于漂移区205下方N阱(第一导电类型掺杂区207)的存在，相当于在漏极区209(N+)和漂移区205(N-)间形成了一个载流子浓度缓冲区，因此漂移区205的浓度更加稳定(从下方扩散进漂移区205的N型杂质更少)，能够更好地利用反向耐压，漂移区205不需要留出较大的余量，因此电阻较高的漂移区205可以做得较薄，从而能够降低导通电阻。
在一个实施例中，栅绝缘层204可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅绝缘层204可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
在一个实施例中，栅电极201为多晶硅材料，在其他实施例中也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅电极201的材料。
本发明还提供一种沟槽栅耗尽型VDMOS器件的制造方法。图2是一实施例中沟槽栅耗尽型VDMOS器件的制造方法的流程图，包括以下步骤：
S310，提供衬底。
衬底包括第一导电类型掺杂区207和漂移区205。在图3a所示的实施例中，是在N+的衬底(作为漏极区209)上先外延形成N型的第一导电类型掺杂区207，再于第一导电类型掺杂区207上外延形成N-的漂移区205。漏极区209的掺杂浓度大于第一导电类型掺杂区207，第一导电类型掺杂区207的掺杂浓度大于漂移区205。在其他实施例中，也可以将形成漏极区209的步骤放在之后的工序中，通过本领域技术人员习知的工艺进行(例如离子注入)。对于漏极区209在后续步骤形成的实施例，步骤S310可以是在第一导电类型掺杂区207上外延形成漂移区205，也可以是在漂移区205上外延形成第一导电类型掺杂区207。
S320，刻蚀漂移区形成沟槽。
本申请说明书将附图中各物体朝上的一面称为正面，朝下的一面称为背面。(光刻后)对漂移区205的正面刻蚀形成沟槽301。沟槽301的底部应深达第一导电类型掺杂区207，在一些实施例中可以向下刻蚀掉一部分的第一导电类型掺杂区207。
S330，对沟槽的侧壁进行掺杂，在沟槽周围形成沟道区。
参见图3b，本实施例中是注入N型离子形成沟道区206，作为N型导电沟道。
S340，在沟槽底部下方的第一导电类型掺杂区内形成第二导电类型掺杂区。
向第一导电类型掺杂区207位于沟槽301底部周围的区域掺杂第二导电类型的杂质，从而在第一导电类型掺杂区207内形成第二导电类型掺杂区208。在本实施例中，是向沟槽301底部注入P型杂质，推阱后形成P-阱。
在一个实施例中，步骤S330和步骤S340的离子注入是在步骤S320残留的光刻胶的掩蔽下进行注入，这样一来，步骤S330和步骤S340可以不额外增加光刻层次。
S350，在沟槽内表面形成栅绝缘层。
在一个实施例中，栅绝缘层204可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅绝缘层204可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。栅绝缘层可以根据选用的材料，采用本领域习知的淀积、热氧化等工艺形成。
S360，填充沟槽内剩余的空间形成栅电极。
在一个实施例中，栅电极201为多晶硅材料，在其他实施例中也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅电极201的材料。在本实施例中是通过淀积工艺向沟槽301内填充多晶硅形成栅电极201，参见图3d。
S370，在漂移区表面掺杂第二导电类型的杂质，从而在沟槽的两侧形成阱区。
在本实施例中，是通过注入P型离子后推阱，形成高压P阱作为阱区202。
S380，在阱区内形成源极区。
在阱区202内掺杂第一导电类型的杂质，形成源极区203。在图1所示的实施例中，还在阱区202内形成了P+的体引出区。在一些实施例中，可以先注入形成源极区203再注入形成体引出区；在另一些实施例中，也可以先注入形成体引出区再注入形成源极区203。
步骤S380完成后进行后端的金属化(注意如果步骤S310没有形成漏极区209，则在金属化之前要形成漏极区209)，形成源端、漏端和栅端的金属电极引出。
上述沟槽栅耗尽型VDMOS器件的制造方法，相对于传统技术仅需多一层N外延(做第一导电类型掺杂区207的外延)即可，也无需传统的超级结工艺的多次外延工艺，在工艺制造上容易实现。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种沟槽栅耗尽型VDMOS器件，其特征在于，包括：
漏极区，为第一导电类型；
沟槽栅，包括沟槽内表面的栅绝缘层，和填充于沟槽内且被所述栅绝缘层包围的栅电极；
沟道区，位于所述栅绝缘层周围，为第一导电类型；
阱区，位于所述沟槽栅两侧，为第二导电类型，所述第一导电类型和第二导电类型为相反的导电类型；
源极区，位于所述阱区内，为第一导电类型；
漂移区，位于所述阱区和漏极区之间，为第一导电类型；
第二导电类型掺杂区，位于所述沟道区和漏极区之间；
第一导电类型掺杂区，位于所述第二导电类型掺杂区两侧，且位于所述漂移区和漏极区之间；
其中，所述第一导电类型掺杂区的掺杂浓度大于所述漂移区的掺杂浓度，所述漏极区的掺杂浓度大于所述第一导电类型掺杂区的掺杂浓度，所述沟道区的底部伸入所述第二导电类型掺杂区。
2.根据权利要求1所述的沟槽栅耗尽型VDMOS器件，其特征在于，所述第二导电类型掺杂区的掺杂浓度小于所述阱区的掺杂浓度。
3.根据权利要求1所述的沟槽栅耗尽型VDMOS器件，其特征在于，还包括位于所述阱区内的第二导电类型的体引出区。
4.根据权利要求1所述的沟槽栅耗尽型VDMOS器件，其特征在于，所述栅绝缘层的材质为硅氧化物，所述栅电极的材质为多晶硅。
5.根据权利要求1所述的沟槽栅耗尽型VDMOS器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
6.一种沟槽栅耗尽型VDMOS器件的制造方法，包括：
提供衬底，所述衬底包括第一导电类型掺杂区和第一导电类型掺杂区上的第一导电类型的漂移区；
刻蚀所述漂移区形成沟槽；
对所述沟槽的侧壁进行掺杂，在沟槽周围形成沟道区；
向第一导电类型掺杂区位于沟槽底部周围的区域掺杂第二导电类型的杂质，从而在第一导电类型掺杂区内形成第二导电类型掺杂区；所述第一导电类型和第二导电类型为相反的导电类型；
在所述沟槽内表面形成栅绝缘层；
填充沟槽内剩余的空间形成栅电极；
在所述漂移区表面掺杂第二导电类型的杂质，从而在所述沟槽的两侧形成阱区；
在所述阱区内掺杂第一导电类型的杂质，形成源极区；
其中，所述第一导电类型掺杂区的掺杂浓度大于所述漂移区的掺杂浓度，漏极区的掺杂浓度大于所述第一导电类型掺杂区的掺杂浓度，所述沟道区的底部伸入所述第二导电类型掺杂区。
7.根据权利要求6所述的沟槽栅耗尽型VDMOS器件的制造方法，其特征在于，所述提供衬底的步骤中，所述第一导电类型掺杂区是通过外延工艺形成。
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