CN211017088U - 一种集成esd的vdmos器件 - Google Patents

Abstract

本实用新型公开了一种集成ESD的VDMOS器件，涉及半导体功率器件领域。用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。该器件包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上依次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。

Description

一种集成ESD的VDMOS器件

技术领域

本实用新型涉及半导体功率器件技术领域，更具体的涉及一种集成ESD的VDMOS器件。

背景技术

在功率器件中，功率MOSFET(英文为：Metal-Oxide-Semiconductor Field-EffectTransistor，中文为：金属氧化物半导体场效晶体管)由于其优越性能，得到了非常广泛的应用。其中低压功率MOSFET由于其栅氧化层较薄，来自于外界的静电作用极易导致功率器件击穿，轻则影响器件可靠性，缩短使用寿命，重则直接导致不可逆的损坏。因此为了提高器件的抗静电能力，会选择在器件的G-S(栅极-源极)之间串联ESD(英文为：Electro-Static discharge，中文为：静电阻抗器)保护结构(NP-PN)达到抗静电的目的。

传统工艺中会通过增加一层ESD光罩，在器件特定区域制作NP-PN结构，实现栅氧的静电保护，图1A～图1J提供了一种制备VDMOS器件的制备工艺，具体包括以下步骤：1)如图1A所示，在N型重掺杂半导体衬底1上生长一层N型轻掺杂外延层2；2)如图1B所示，在N型轻掺杂外延层2中通过刻蚀形成栅极沟槽3和有源区沟槽4以及屏蔽层引出区沟槽5；3)如图1C所示，在N型轻掺杂外延层2和沟槽栅极沟槽3、有源区沟槽4和有源区沟槽4中生长一层场氧化层6；4)如图1D所示，在场氧化层6上淀积一层N型重掺杂多晶硅7；5)如图1E所示，通过光刻和刻蚀的方式形成的屏蔽层多晶硅区9，然后淀积一层隔离氧化层8；6)如图1F所示，通过刻蚀的方式去除部分隔离氧化层8，然后生长一层栅氧化层10，再通过淀积形成一层非掺杂多晶硅11；7)如图1G所示，通过光刻和刻蚀的方式去除部分非掺杂多晶硅11形成ESD保护结构区域；8)如图1H所示，通过光刻注入方式在N型轻掺杂外延层2中形成P型阱区层12以及N型重掺杂源极区13，在ESD保护结构区域形成第一N型重掺杂多晶硅层14和P型轻掺杂多晶硅层16，以及第二N型重掺杂多晶硅层15；9)如图1I所示，淀积一层绝缘介质层18，通过刻蚀和填充方式形成接触孔填充层17；10)如图1J所示，在正面溅射一层金属层，通过刻蚀方式形成栅极区金属层19和源极区金属层20，在背面蒸镀一层金属层形成漏极区金属层21。

综上所述，现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。

实用新型内容

本实用新型实施例提供一种集成ESD的VDMOS器件，用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。

本实用新型实施例提供一种集成ESD的VDMOS器件，包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；

所述外延层上依次设置所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；

两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层、第三多晶硅层和屏蔽层多晶硅区。

较佳的，还包括P型阱区层和和N型源极区；

所述P型阱区层位于所述外延层内，且所述栅极沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述有源区沟槽均穿过所述P型阱区层；

所述N型源极区位于所述P型阱区层内，且分布在两个所述有源区沟槽的两侧。

较佳的，所述栅极沟槽的底部和所述有源区沟槽的底部均设置有所述屏蔽层多晶硅区，所述屏蔽层多晶硅区由第一多晶硅层形成。

较佳的，位于所述ESD区沟槽内的所述屏蔽层多晶硅区与所述第三多晶硅层相接触；

位于所述栅极沟槽和所述有源区沟槽内的所述屏蔽层多晶硅区与所述第四多晶硅层之间还包括有栅氧化层。

较佳的，所述源极区金属层和所述栅极区金属层与所述外延层上表面之间还设置有绝缘介质层，且与所述源极区金属层和所述栅极区金属层相接触的所述接触孔贯穿所述绝缘介质层分别与N型源极区、所述屏蔽层引出区沟槽、所述ESD区沟槽和所述栅极沟槽相接触。

较佳的，还包括衬底层和漏极区金属层；

所述衬底层位于所述外延层的下方，所述漏极去金属层位于所述衬底层的下方。

本实用新型实施例提供一种集成ESD的VDMOS器件，包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上一次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。该VDMOS器件将ESD保护结构垂直放置在外延层内，能够有效的减少器件芯片面积，再者，通过将ESD保护结构垂直放置在外延层的方式，使得该VDMOS器件的制备工艺能够与传统的VDMOS器件的制备工艺相兼容，从而可以省去传统工艺中制备ESD光罩，因此可以降低制备成本，该VDMOS器件的结构比较新颖，且具有良好的电特性、抗静电能力和可靠性。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A为现有技术中外延层制备示意图；

图1B为现有技术中栅极沟槽、有源区沟槽以及屏蔽层引出区沟槽制备示意图；

图1C为现有技术中场氧化层制备示意图；

图1D为现有技术中多晶硅制备示意图；

图1E为现有技术中屏蔽层多晶硅区制备示意图；

图1F为现有技术中栅氧化层和多晶硅制备示意图；

图1G为现有技术中ESD保护结构区域制备示意图；

图1H为现有技术中P型阱区层、源极区以及多晶硅层制备示意图；

图1I为现有技术中绝缘介质层制备示意图；

图1J为现有技术中金属层制备示意图；

图2为本实用新型实施例提供的一种集成ESD的VDMOS器件结构示意图；

图3为本实用新型实施例提供的一种集成ESD的VDMOS器件制备流程示意图；

图4A为本实用新型实施例提供的外延层制备示意图；

图4B为本实用新型实施例提供的栅极沟槽、有源区沟槽、ESD区沟槽以及屏蔽层引出区沟槽制备示意图；

图4C为本实用新型实施例提供的场氧化层制备示意图；

图4D为本实用新型实施例提供的多晶硅制备示意图；

图4E为本实用新型实施例提供的屏蔽层多晶硅区制备示意图；

图4F为本实用新型实施例提供的栅氧化层和多晶硅制备示意图；

图4G为本实用新型实施例提供的P型阱区层、源极区以及多晶硅层制备示意图；

图4H为本实用新型实施例提供的绝缘介质层及接触孔制备示意图；

图4I为本实用新型实施例提供的金属层制备示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图2示例性的示出了本实用新型实施例提供的一种集成ESD的VDMOS器件结构示意图，如图2所示，该集成ESD的VDMOS器件主要包括屏蔽结构，栅极沟槽103、ESD区沟槽106、屏蔽层引出区沟槽105、有源区沟槽104和外延层102。

在实际应用中，为了提高器件的抗静电能力，会选择在器件的G-S之间串联ESD保护结构(NP-PN)达到抗静电的目的，传统工艺中会通过增加一层ESD光罩，在器件的特定区域制作NP-PN结构，实现栅氧的静电保护。但是该方法一方面改变了VDMOS的制备工艺，另一方面增大了器件芯片的面积。在本实用新型实施例中，为了解决上述问题，在传统的VDMOS结构的基础之上，将ESD保护结构进行垂直放置，有效减低器件芯片面积，同时使得其制造工艺方法能够与传统VDMOS工艺相兼容。

如图2所示，本实用新型实施例提供的集成ESD的VDMOS器件所包括的ESD区沟槽106与有源区沟槽104、屏蔽层引出区沟槽105和栅极沟槽103均设置在外延层102内。

具体地，如图2所示，两个有源区沟槽104设置在外延层102的一侧，与有源区沟槽104相邻的为屏蔽层引出区沟槽105，而ESD区沟槽106设置在屏蔽层引出区沟槽105和栅极沟槽103之间。需要说明的是，有源区沟槽104、屏蔽层引出区沟槽105、ESD区沟槽106和ESD区沟槽106的槽口位于外延层102的上表面，有源区沟槽104、屏蔽层引出区沟槽105、ESD区沟槽106和ESD区沟槽106从外延层102的上端面垂直向下延伸，且有源区沟槽104、屏蔽层引出区沟槽105、ESD区沟槽106和ESD区沟槽106的深度小于外延层102的厚度。

进一步地，在外延层102内设置有P型阱区层113，且有源区沟槽104的两侧位于在P型阱区层113内设置有N型源极区114，需要说明的是，P型阱区层113的上表面与外延层102的上表面重合，P型阱区层113内分别分布有有源区沟槽104、屏蔽层引出区沟槽105、ESD区沟槽106和ESD区沟槽106，进一步地，N型源极区114的上表面与外延层102的上表面重合。

如图2所示，ESD区沟槽106内从上至下分别分布有第四多晶硅层116和第三多晶硅层115，且在第三多晶硅层115的下方设置有屏蔽层多晶硅区110。相应地，栅极沟槽103的底部和有源区沟槽104的底部均设置有屏蔽层多晶硅，在实际应用中，屏蔽层多晶硅区110由第一多晶硅层108形成。

进一步地，如图2所示，位于ESD区沟槽106内的屏蔽层多晶硅区110与第三多晶硅层115直接相接触，而位于栅极沟槽103和有源区沟槽104内的屏蔽层多晶硅区110与第四多晶硅层116之间还包括有栅氧化层111。

将ESD保护结构进行垂直放置后，源极金属层和栅极金属层可以分别通过源极区金属层120接触和栅极区金属层119接触孔117与器件接触，具体地，在两个有源区沟槽104之间的N型源极区114和屏蔽层引出区沟槽105分别设置源极区金属层120接触孔117，通过该金属层接触孔117可以与源极金属层相接触；ESD区沟槽106和栅极沟槽103分别设置栅极区金属层119接触孔117，通过该金属层接触孔117可以与栅极金属层相接触。

在本实用新型实施例中，第四多晶硅层116为P型轻掺杂多晶硅层，而第三多晶硅层115为第一N型重掺杂多晶硅层，屏蔽层多晶硅区110有第一多晶硅层108形成。

进一步地，如图2所示，在源极区金属层120和栅极区金属层119与外延层102上表面之间还设置有绝缘介质层118，且与源极区金属层120和栅极区金属层119相接触的接触孔117贯穿绝缘介质层118分别与N型源极区114、屏蔽层引出区沟槽105、ESD区沟槽106和栅极沟槽103相接触。

为了更清楚的介绍本实用新型实施例提供的集成ESD的VDMOS器件，以下介绍集成ESD的VDMOS器件的制备方法。

图3为本实用新型实施例提供的一种集成ESD的VDMOS器件制备流程示意图；图4A为本实用新型实施例提供的外延层102制备示意图；图4B为本实用新型实施例提供的栅极沟槽103、有源区沟槽104、ESD区沟槽106以及屏蔽层引出区沟槽105制备示意图；图4C为本实用新型实施例提供的场氧化层制备示意图；图4D为本实用新型实施例提供的多晶硅制备示意图；图4E为本实用新型实施例提供的屏蔽层多晶硅区110制备示意图；图4F为本实用新型实施例提供的栅氧化层111和多晶硅制备示意图；图4G为本实用新型实施例提供的P型阱区层113、源极区以及多晶硅层制备示意图；图4H为本实用新型实施例提供的绝缘介质层118及接触孔117制备示意图；图4I为本实用新型实施例提供的金属层制备示意图。

以下以图3提供的制备方法流程示意图，结合图4A～图4I提供的制备示意图，来详细介绍集成ESD的VDMOS器件的制备方法，具体的，如图3所示，该方法主要包括以下步骤：

步骤21，通过刻蚀方法在外延层102内形成栅极沟槽103、ESD区沟槽106、屏蔽层引出区沟槽105和有源区沟槽104；

步骤22，在所述外延层102和所述有源区沟槽104、所述ESD区沟槽106、所述屏蔽层引出区沟槽105和所述栅极沟槽103上依次形成第一氧化层107和第一多晶硅层108；

步骤23，通过刻蚀工艺刻蚀掉位于所述栅极沟槽103、所述ESD区沟槽106和所述有源区沟槽104内部分所述第一氧化层107、所述第一多晶硅层108和位于所述外延层102上方的所述第一氧化层107、所述第一多晶硅层108，依次形成栅氧化层111和第二多晶硅层112；

步骤24，通过刻蚀工艺刻蚀掉位于所述外延层102上方的所述栅氧化层111和所述第二多晶硅层112，通过注入方式在所述外延层102上形成P型阱区层113和N型源极区114，在所述ESD区沟槽106内形成第三多晶硅层115和第四多晶硅层116；

步骤25，在所述N型源极区114、所述屏蔽层引出区沟槽105、所述ESD区沟槽106和所述栅极沟槽103上形成接触孔117，并通过所述接触孔117依次形成栅极区金属层119、源极区金属层120。

具体的，如图4A所示，先提供了一个N型重掺杂半导体衬底101，然后在N型重掺杂半导体衬底101上生长一层N型轻掺杂外延层102。

在步骤21中，如图4B所示，在N型轻掺杂外延层102中通过刻蚀的方式，依次形成有源区沟槽104，屏蔽层引出区沟槽105，ESD区沟槽106和栅极沟槽103，需要说明的是，有源区沟槽104的数量包括有两个。

在步骤22中，如图4C所示，在N型轻掺杂外延层102的上表面以及有源区沟槽104，屏蔽层引出区沟槽105，ESD区沟槽106和栅极沟槽103内部生长一层场氧化层。该场氧化层即为第一氧化层107。

进一步地，如图4D所示，在第一氧化层107的上表面沉积一层N型重掺杂多晶硅，其中，该N型重掺杂多晶硅不但覆盖设置在外延层102上表面的第一氧化层107，而且将有源区沟槽104，屏蔽层引出区沟槽105，ESD区沟槽106和栅极沟槽103的沟槽完全覆盖。在本实用新型实施例中，将沉积在第一氧化层107上表面的N型重掺杂多晶硅称为第一多晶硅层108。

在步骤23中，如图4E所示，当形成第一氧化层107和第一多晶硅层108之后，则需要通过光刻和刻蚀的方式，先将位于外延层102上方的第一氧化层107和第一多晶硅层108全部刻蚀掉，然后将有源区沟槽104，ESD区沟槽106和栅极沟槽103内的部分第一多晶硅层108刻蚀掉。需要说明的是，在通过光刻和刻蚀的过程中，屏蔽层引出区沟槽105内的第一多晶硅层108未被刻蚀掉。

进一步地，在刻蚀掉第一多晶硅层108和部分第一氧化层107的器件表面再次沉积一层隔离氧化层，在本实用新型实施例中，将再次沉积的隔离氧化层称为第二氧化层109。如图4E所示，在本实用新型实施例中，将通过第二氧化层109隔离在有源区沟槽104，ESD区沟槽106和栅极沟槽103内的第一多晶硅层108称为屏蔽层多晶硅区110。

如图4F所示，在生成屏蔽层多晶硅区110之后，再生长一层栅氧化层111。再次通过刻蚀的方式将位于ESD区沟槽106内的栅氧化层111刻蚀掉。再次通过沉淀的方式在栅氧化层111上表面形成一层非掺杂多晶硅，需要说明的是，在ESD区沟槽106内再次形成的非掺杂多晶硅位于屏蔽层多晶硅区110的上表面，在本实用新型实施例中，将这层非掺杂多晶硅称为第二多晶硅层112。

在步骤24中，如图4G所示，通过刻蚀的方式将第二多晶硅层112和栅氧化层111，然后通过第一次注入方式在外延层102形成P型阱区层113，在ESD区沟槽106内形成P型轻掺杂的多晶硅；通过第二次注入方式在位于有源区沟槽104两侧的P型阱区层113内形成N型源极区114，在ESD区沟槽106内形成第一N型重掺杂多晶硅层。

需要说明的是，在进行第一次注入时，通过光刻的方式将有源区沟槽104和栅极沟槽103的上表面进行了阻挡，而将ESD区沟槽106的上表面曝开，所以，通过此次注入在ESD区沟槽106内形成P型轻掺杂的多晶硅(第三多晶硅层115)，且由于ESD区沟槽106内第二次淀积为非掺杂多晶硅(第二多晶硅层112)，因此第一次注入只会在ESD区沟槽106内形成P型轻掺杂的多晶硅(第三多晶硅层115)；在进行第二次注入时，有源区沟槽104和栅极沟槽103和ESD区沟槽106均注入，因此有源区沟槽104和栅极沟槽103会形成N型重掺杂的多晶硅，而ESD区沟槽106由于第一次注入的P型轻掺杂的多晶硅的阻挡，只会在P型轻掺杂的多晶硅的表面形成第一N型重掺杂多晶硅层(第四多晶硅层116)。

需要说明的是，在本发明实施例中，将第一N型重掺杂多晶硅层称为第四多晶硅层116，将P型轻掺杂多晶硅层称为第三多晶硅层115。

在步骤25中，如图4H所示，在外延层102上表面沉积一层绝缘介质层118，进一步地，通过刻蚀和填充的方式在绝缘介质层118上形成接触孔117。四个接触孔117分别与N⁺源极区层，屏蔽层引出区沟槽105，第四多晶硅层116和栅极沟槽103相接触。

如图4I所示，在绝缘介质层118上表面溅射一层金属层，通过刻蚀的方式分别形成栅极区金属层119和源级区金属层120，进一步地，在沉淀层的下表面蒸镀一层金属层从而形成漏极区金属层121。

综上所述，本实用新型实施例提供一种集成ESD的VDMOS器件，包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上一次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。该VDMOS器件将ESD保护结构垂直放置在外延层内，能够有效的减少器件芯片面积，再者，通过将ESD保护结构垂直放置在外延层的方式，使得该VDMOS器件的制备工艺能够与传统的VDMOS器件的制备工艺相兼容，从而可以省去传统工艺中制备ESD光罩，因此可以降低制备成本，该VDMOS器件的结构比较新颖，且具有良好的电特性、抗静电能力和可靠性。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (6)

1.一种集成ESD的VDMOS器件，其特征在于，包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；

所述外延层上依次设置所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；

两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层、第三多晶硅层和屏蔽层多晶硅区。

2.如权利要求1所述的器件，其特征在于，还包括P型阱区层和N型源极区；

所述P型阱区层位于所述外延层内，且所述栅极沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述有源区沟槽均穿过所述P型阱区层；

所述N型源极区位于所述P型阱区层内，且分布在两个所述有源区沟槽的两侧。

3.如权利要求1所述的器件，其特征在于，所述栅极沟槽的底部和所述有源区沟槽的底部均设置有所述屏蔽层多晶硅区，所述屏蔽层多晶硅区由第一多晶硅层形成。

4.如权利要求3所述的器件，其特征在于，位于所述ESD区沟槽内的所述屏蔽层多晶硅区与所述第三多晶硅层相接触；

位于所述栅极沟槽和所述有源区沟槽内的所述屏蔽层多晶硅区与所述第四多晶硅层之间还包括有栅氧化层。

5.如权利要求1所述的器件，其特征在于，所述源极区金属层和所述栅极区金属层与所述外延层上表面之间还设置有绝缘介质层，且与所述源极区金属层和所述栅极区金属层相接触的所述接触孔贯穿所述绝缘介质层分别与N型源极区、所述屏蔽层引出区沟槽、所述ESD区沟槽和所述栅极沟槽相接触。

6.如权利要求1所述的器件，其特征在于，还包括衬底层和漏极区金属层；

所述衬底层位于所述外延层的下方，所述漏极去金属层位于所述衬底层的下方。

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