CN117317023B - 抗辐射半导体器件、工艺、电路、芯片及电子设备 - Google Patents

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Abstract

本申请公开了一种抗辐射半导体器件、工艺、电路、芯片及电子设备，属于半导体技术领域。抗辐射半导体器件包括：衬底；底栅层，形成于衬底上；底栅介质层，形成于衬底和底栅层上；外延层，形成于底栅介质层上，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，体区位于底栅层上方；隔离层，形成于外延层上。抗辐射半导体器件中的栅结构包括底栅层，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。

Description

抗辐射半导体器件、工艺、电路、芯片及电子设备
技术领域
本申请属于半导体技术领域，尤其涉及一种抗辐射半导体器件、工艺、电路、芯片及电子设备。
背景技术
LDMOS（Lateral Double-Diffused Metal-Oxide-Semiconductor）作为一种功率器件，广泛地应用于各种功率转换集成电路中，如电源管理电路、LDO电路、开关电源电路、驱动电路等。
LDMOS的应用环境中大多存在电磁辐射，周围存在大量的带电粒子和射线，容易导致LDMOS的电性参数发生退化，称之为总剂量效应。此时器件阈值电压降低、亚阈值电流增大、噪声增加、漏电流增加，导致器件失效，进而使得芯片失效。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种抗辐射半导体器件、工艺、电路、芯片及电子设备，具有较强的抗辐射能力，满足电力芯片复杂电磁干扰环境的应用需求。
第一方面，本申请提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第二方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，底栅介质层在底栅层正上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第三方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第四方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，底栅介质层在底栅层正上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第五方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，辐射屏蔽层位于体区和漂移区正上方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第六方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，底栅介质层在底栅层上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，辐射屏蔽层位于体区和漂移区正上方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第七方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，辐射屏蔽层位于体区和漂移区正上方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第八方面，本申请还提供了一种抗辐射半导体器件，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方，底栅介质层在底栅层上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，辐射屏蔽层位于体区和漂移区正上方，体区和漂移区内的导电沟道在底栅层的作用下形成于靠近底栅层一侧。
第九方面，本申请还提供了一种抗辐射半导体器件的工艺，抗辐射半导体器件为单栅驱动型器件，包括：提供一衬底；在衬底上形成底栅层；在衬底和底栅层上形成底栅介质层；在底栅介质层上形成外延层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区正下方；在外延层上形成隔离层。
第十方面，本申请还提供了一种电路，包括根据前述的抗辐射半导体器件。
第十一方面，本申请还提供了一种静电防护电路，包括根据前述的抗辐射半导体器件，抗辐射半导体器件的漏极与静电防护节点耦接，抗辐射半导体器件的源极与接地节点耦接，抗辐射半导体器件的栅极和源极短接。
第十二方面，本申请还提供了一种芯片，包括根据前述的抗辐射半导体器件。
根据本申请的抗辐射半导体器件、工艺、电路、芯片及电子设备，抗辐射半导体器件中的栅结构包括底栅层，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。
第十三方面，本申请提供了一种电子设备，电子设备包括根据前述的抗辐射半导体器件。
根据本申请的抗辐射半导体器件、工艺、电路、芯片及电子设备，至少具有以下有益效果之一：
（1）传统器件结构只有顶栅一个电极，导电沟道在上表面，易受到外界辐射干扰，场氧化物暴露在外界，容易俘获大量的空穴产生沟道的新的电场作用；而本申请的抗辐射半导体器件，采用底栅一个电极进行控制，导电沟道在下表面，不易受外界辐射干扰；并且，顶部还可以采用抗辐射屏蔽层，有效遮挡了器件的体区和漂移区，不宜受到外界辐射干扰；
（2）本申请的底栅结构有助于提高器件亚阈值特性，开启速度快，进而电路的响应速度也会变快；有助于提高器件迁移率和开态电流，进而降低导通电阻
（3）由于反型离子注入层的引入，有助于在漂移区形成耗尽区，能够承受电压，提升器件的耐压特性。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请实施例提供的抗辐射半导体器件的结构示意图之一；
图2是本申请实施例提供的抗辐射半导体器件的结构示意图之二；
图3是本申请实施例提供的抗辐射半导体器件的结构示意图之三；
图4是本申请实施例提供的抗辐射半导体器件的结构示意图之四；
图5是本申请实施例提供的抗辐射半导体器件的结构示意图之五；
图6是本申请实施例提供的抗辐射半导体器件的结构示意图之六；
图7是本申请实施例提供的抗辐射半导体器件的结构示意图之七；
图8是本申请实施例提供的抗辐射半导体器件的结构示意图之八；
图9是本申请实施例提供的抗辐射半导体器件的工艺的流程示意图。
附图标记：
衬底10，底栅层20，底栅介质层30，第一场氧化区31，外延层40，源区41，体区42，漂移区43，漏区44，间隔区45，反型区46，隔离层50，辐射屏蔽层60。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出。在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
应当明白，当元件或层被称为“在......上”、“与......相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在......上”、“与......直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
在相关技术中，LDMOS的栅极位于器件上方，在导通状态下，器件内的导电沟道紧邻栅极下方形成，即导电沟道也形成于器件上方。由此，在LDMOS处于电磁辐射的空间中，在总剂量效率的作用下，LDMOS阈值电压降低、亚阈值电流增大、噪声增加、漏电流增加，导致器件失效。
本申请的实施例提出了抗辐射半导体器件、工艺、电路、芯片及电子设备，抗辐射半导体器件中的栅结构包括底栅层，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。
参照图1，本申请的一个实施例提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40和隔离层50，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
需要说明的是，图1中所示出的各区域的形状及大小仅为示例，并不构成对本申请实施例的抗辐射半导体器件的限定。其实际尺寸可以根据需求进行设置，本实施方式对此不加以限制。
在一些实施例中，抗辐射半导体器件可以为LDMOS管，其可以为N沟道或者为P沟道。当然抗辐射半导体器件还可以形成其他类型的MOSFET器件或者IGBT器件。
作为一种示例，LDMOS管为N沟道。衬底10和体区42具有P型导电，源区41、漂移区43和漏区44具有N型导电。其中，漂移区43可以具有较低的掺杂浓度，源区41和漏区44可以具有较高的掺杂浓度。
作为另一种示例，LDMOS管为P沟道。衬底10和体区42具有N型导电，源区41、漂移区43和漏区44具有P型导电。其中，漂移区43可以具有较低的掺杂浓度，源区41和漏区44可以具有较高的掺杂浓度。
底栅介质层30用于隔离底栅层20和外延层40，避免底栅层20将外延层40内的电子引出，防止漏电。
可以理解的是，底栅层20用于接入栅电压，从而在上方的外沿层40内形成电场。其中由于体区42位于底栅层20上方，在栅电压满足器件的导通要求时，体区42靠近底栅层20的一侧（即体区42的底部）形成反型层，该反型层形成导电沟道。
在一些实施例中，底栅层20也可以位于漂移区43的部分区域下方，漂移区43内的载流子在电场作用下，聚集在靠近底栅层20的一侧，提高了导电性能。当然，底栅层20在竖直方向的投影可以完全覆盖漂移区43在竖直方向上的投影，底栅层20完全覆盖漂移区43，导电性能进一步提高。
可以理解的是，由于底栅层20位于器件下方，在器件导通时所形成的导电沟道位于器件下方，远离器件表面，不宜受到外界的辐射干扰。此外，隔离层50位于器件上方，且完全覆盖源区41、漂移区43和漏区44的上方，也可以起到隔离作用，避免外界的辐射干扰。
本申请的实施例提出了抗辐射半导体器件，栅结构包括底栅层20，在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定。
在一些实施例中，衬底10可以为单晶硅衬底、硅掺杂衬底或者SOI（Silicon OnInsulator，绝缘衬底上的硅）衬底。
在一些实施例中，底栅层20为多晶硅电极或者金属电极。
其中，金属电极的材料可以为铜、铝、金、锡等。
在一些实施例中，底栅介质层30和隔离层50采用硅氧化物或高K氧化物。
硅氧化物可以为二氧化硅，高K氧化物可以为氧化铝。硅氧化物作为绝缘材料可以有效地在底栅层20和外延层40之间形成电性隔离。高K氧化物是指具有高介电常数的氧化物，其由于具有较低的导电性也可以用于隔离底栅层20和外延层40。
在一些实施例中，体区42和漂移区43之间设有间隔区45。
可以理解的是，在器件源区41和漏区44接入电子回路中，且器件未导通时，器件将承受施加在源区41和漏区44之间的电压，从而在器件中形成横向电场。在源区41和漏区44之间的电压很高时，载流子将在横向电场的作用下实现在源区41和漏区44之间运行，此时器件被击穿。因此通过增加间隔区45，器件不容易被击穿，提高了器件的耐压能力。
作为一种示例，间隔区45可以具有与漂移区43相同的导电类型，且间隔区45的掺杂浓度低于漂移区43的掺杂浓度。或者，间隔区45可以具有与体区42相同的导电类型，且间隔区45的掺杂浓度高于体区42的掺杂浓度。
当然，在另一些实施例中，体区42和漂移区43也可以直接相接触。
在一些实施例中，体区42的顶面和漂移区43的顶面为第一高度，源区41的顶面和漏区44的顶面为第二高度，第一高度低于第二高度。
在本实施方式中，体区42和漂移区43的高度低于源区41和漏区44的高度。由于器件在封装时，隔离层50的上表面通常为平面，因此在体区42和漂移区43的高度较低的情况下，封装后的器件中体区42和漂移区43上方的隔离层50部分较厚，从而具有更好的隔离作用，避免导电沟道受到外界辐射的影响。
参照图2，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40和隔离层50，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，底栅介质层30在底栅层20上方形成第一场氧化区31，第一场氧化区31的厚度大于底栅介质层30其他区域的厚度，漂移区43至少部分区域位于第一场氧化区31上方，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
在一些实施例中，第一场氧化区31和底栅介质层30的其他区域采用相同的材料，如第一场氧化区31和底栅介质层30的其他区域均为二氧化硅。当然，第一场氧化区31和底栅介质层30的其他区域采用不同的材料，如第一场氧化区31为二氧化硅，底栅层20的其他区域为氧化铝。
本实施方式提出的抗辐射半导体器件与图1所示出的抗辐射半导体器件的区别之一在于：底栅层20和漂移区43之间设有第一场氧化区31。第一场氧化区31的厚度比底栅层20中其他区域的厚度更高厚。由此，第一场氧化区31可以弱化底栅层20在漂移区43形成的表面电场，有利于提高器件的击穿电压。
需要说明的是，本实施方式提出的抗辐射半导体器件与图1所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
在一些实施例中，第一场氧化区31覆盖漂移区43与底栅层20之间的正对区域。
漂移区43与底栅层20之间的正对区域是指漂移区43在竖直方向上的投影与底栅层20在竖直方向上的投影之间重合的区域。第一场氧化区31在竖直方向上的投影至少覆盖漂移区43与底栅层20两者投影之间重合的区域。由此可以弱化漂移区43的表面电场。
在另一些实施例中，第一场氧化区31还可以覆盖漂移区43未与底栅层20正对的区域，以弱化漂移区43的表面电场。
参照图3，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40和隔离层50，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，漂移区43内形成有反型区46，反型区46的导电类型与漂移区43的导电类型相反，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
作为一种示例，漂移区43可以具有N型导电，反型区46具有P型导电。或者，漂移区43可以具有P型导电，反型区46具有N型导电。
本实施方式提出的抗辐射半导体器件与图1所示出的抗辐射半导体器件的区别之一在于：漂移区43内设有反型区46。反型区46能够有效地耗尽漂移区43内的载流子，从而更有效地承受电压，增加击穿电压。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
在一些实施例中，反型区46沿横向贯穿漂移区43。
反型区46在横向的长度等于漂移区43在横向的长度，实现横向贯穿。反型区46上方为漂移区43的上方部分，反型区46下方为漂移区43的下方部分。反型区46沿横向延伸，能够有效耗尽漂移区43在横向上各位置的载流子，有利于提高击穿电压。
在一些实施例中，反型区46位于漂移区43的中间高度上。
反型区46位于漂移区43在竖直方向上的正中位置，漂移区43位于反型区46上方的上半部分的厚度与漂移区43位于反型区46下方的下半部分的厚度相同。由此可以均匀地耗尽漂移区43的上半部分和下半部分的载流子，有利于提高击穿电压。
参照图4，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40和隔离层50，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，底栅介质层30在底栅层20上方形成第一场氧化区31，第一场氧化区31的厚度大于底栅介质层30其他区域的厚度，漂移区43至少部分区域位于第一场氧化区31上方，漂移区43内形成有反型区46，反型区46的导电类型与漂移区43的导电类型相反，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
本实施方式提出的抗辐射半导体器件与图1所示出的抗辐射半导体器件的区别之一在于：底栅层20和漂移区43之间设有第一场氧化区31；以及漂移区43内设有反型区46。第一场氧化区31和反型区46均能够增加击穿电压，提高器件可靠性。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
参照图5，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40、隔离层50和辐射屏蔽层60，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，辐射屏蔽层60形成于隔离层50上，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
在本实施方式中，辐射屏蔽层60覆盖体区42和漂移区43。辐射屏蔽层60用于对外界辐射干扰进行隔离，降低外部辐射对抗辐射半导体器件内部导电沟道的干扰。
本实施方式提出的抗辐射半导体器件与图1所示出的抗辐射半导体器件的区别之一在于：隔离层50上设有辐射屏蔽层60。抗辐射半导体器件内部的导电沟道在底栅层20的作用下形成于器件底部，结合辐射屏蔽层60的辐射屏蔽作用，导电沟道不易受外界辐射干扰。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
在一些实施例中，辐射屏蔽层60采用硼酸聚乙烯、碳化硼、硼铝合金中的至少一种材料。
在一些实施例中，辐射屏蔽层60的顶面高于隔离层50的顶面。
一方面，辐射屏蔽层60相对于隔离层50的顶面凸起，可以方便形成较厚的辐射屏蔽层60，提高辐射屏蔽效果；另一方面，辐射屏蔽层60的制程没有缩小体区42和漂移区43上方的隔离层50的厚度，辐射屏蔽层60和隔离层50均具有较好的辐射屏蔽作用；又一方面，辐射屏蔽层60没有占用源区41和漏区44之间的空间，可以增大体区42和漂移区43的尺寸。
可以理解的是，辐射屏蔽层60的厚度较厚，从而相对于隔离层50的顶面凸起。增加辐射屏蔽层60的厚度可以提高辐射屏蔽层60的辐射屏蔽效果。
参照图6，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40、隔离层50和辐射屏蔽层60，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，底栅介质层30在底栅层20上方形成第一场氧化区31，第一场氧化区31的厚度大于底栅介质层30其他区域的厚度，漂移区43至少部分区域位于第一场氧化区31上方，辐射屏蔽层60形成于隔离层50上，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
本实施方式提出的抗辐射半导体器件与图5所示出的抗辐射半导体器件的区别之一在于：底栅层20和漂移区43之间设有第一场氧化区31。第一场氧化区31的厚度比底栅层20中其他区域的厚度更高厚。由此，第一场氧化区31可以弱化底栅层20在漂移区43形成的表面电场，有利于提高器件的击穿电压。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
参照图7，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40、隔离层50和辐射屏蔽层60，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，漂移区43内形成有反型区46，反型区46的导电类型与漂移区43的导电类型相反，辐射屏蔽层60形成于隔离层50上，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
本实施方式提出的抗辐射半导体器件与图5所示出的抗辐射半导体器件的区别之一在于：漂移区43内设有反型区46。反型区46能够有效地耗尽漂移区43内的载流子，从而更有效的承受电压，增加击穿电压。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
参照图8，本申请的一个实施例还提出了一种抗辐射半导体器件。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，抗辐射半导体器件包括顺次层叠的衬底10、底栅层20、底栅介质层30、外延层40、隔离层50和辐射屏蔽层60，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方，底栅介质层30在底栅层20上方形成第一场氧化区31，第一场氧化区31的厚度大于底栅介质层30其他区域的厚度，漂移区43至少部分区域位于第一场氧化区31上方，漂移区43内形成有反型区46，反型区46的导电类型与漂移区43的导电类型相反，辐射屏蔽层60形成于隔离层50上，体区42和漂移区43内的导电沟道在底栅层20的作用下形成于靠近底栅层20一侧。
本实施方式提出的抗辐射半导体器件与图5所示出的抗辐射半导体器件的区别之一在于：底栅层20和漂移区43之间设有第一场氧化区31；以及漂移区43内设有反型区46。第一场氧化区31和反型区46均能够增加击穿电压，提高器件可靠性。
需要说明的是，本实施方式提出的抗辐射半导体器件与前述各实施例所示出的抗辐射半导体器件具有部分相同的结构，该部分相同的结构的相关内容可以参照前述实施例，即本实施方式提出的抗辐射半导体器件也具有与之对应的技术效果，本实施在此不在赘述。
参照图9，本申请的一个实施例还提出了一种抗辐射半导体器件的工艺。在本实施方式中，抗辐射半导体器件为单栅驱动型器件，工艺包括以下步骤：
步骤100、提供一衬底10；
步骤200、在衬底10上形成底栅层20；
步骤300、在衬底10和底栅层20上形成底栅介质层30；
步骤400、在底栅介质层30上形成外延层40，外延层40包括沿横向依次排布的源区41、体区42、漂移区43和漏区44，底栅层20位于体区42和漂移区43正下方；
步骤500、在外延层40上形成隔离层50。
需要说明的是，本申请实施例提出的抗辐射半导体器件的工艺所制得的抗辐射半导体器件的结构可以参照前述各实施例。
在一些实施例中，衬底10可以为单晶硅衬底、硅掺杂衬底或者SOI（Silicon OnInsulator，绝缘衬底上的硅）衬底。
底栅层20可以采用导电材料，以用于接入栅电压。由于底栅层20的材料与衬底10的材料类型不同，故底栅层20可以采用沉积工艺制得。
在一些实施例中，步骤200的具体流程可以为：先采用溅射工艺在衬底10上淀积多晶硅或金属材料，形成栅电极膜；再对栅电极膜进行光刻，形成底栅层20。
其中，金属电极的材料可以为铜、铝、金、锡等。
通过溅射工艺可以形成完全覆盖衬底10的薄膜，再通过光刻工艺去除薄膜的部分区域，留下的部分作为底栅层20。
在另一些实施例中，步骤200的具体流程也可以为：在衬底10上形成掩膜层，掩膜层设有空白区域，空白区域暴露衬底10；再向空白区域淀积多晶硅或金属材料，形成底栅层20；然后去除掩膜层。
需要说明的是，底栅介质层30采用绝缘材料或者低导电性的材料，以隔离底栅层20和外延层40，避免底栅层20将外延层40内的电子引出，防止漏电。
在一些实施例中，步骤300的具体流程可以为：采用等离子增强化学气相淀积工艺在衬底10和底栅层20上沉积二氧化硅，形成底栅介质层30；或者，采用原子层沉积工艺在衬底10和底栅层20上沉积高K氧化物，形成底栅介质层30。
可以理解的是，沉积出的底栅介质层30覆盖衬底10的上表面和底栅层20的上表面，且在区域具有相同的厚度。由于底栅层20形成于衬底10上，底栅介质层30在对应于底栅层20的位置形成有台阶结构。
在一些实施例中，步骤400的具体流程可以为：在底栅介质层30上生长单晶硅层；在单晶硅层限定出源区41、体区42、漂移区43和漏区44，并进行离子注入。
在本实施方式中，外延层40采用一次生长，再通过向不同区域注入不同的离子形成源区41、体区42、漂移区43和漏区44。
在一些实施例中，在单晶硅层限定出源区41、体区42、漂移区43和漏区44，并进行离子注入的具体流程可以为：在单晶硅层横向的两端限定出源区41和漏区44；向源区41和漏区44进行离子注入：在单晶硅层中部限定出体区24和漂移区43；对体区42和漂移区43进行刻蚀，去除目标厚度；对刻蚀后的体区42和漂移区43进行离子注入。
在本实施方式中，体区42和漂移区43的高度低于源区41和漏区44的高度，以便于在体区42和漂移区43上方形成较厚的隔离层50，提高隔离作用。对体区42和漂移区43部分的刻蚀可以在源区41和漏区44离子注入之后进行，也可以在源区41和漏区44离子注入之前进行。
以抗辐射半导体器件为N沟道LDMOS管为例，衬底10具有P型导电，源区41、漂移区43和漏区44注入N型导电离子，体区42注入P型导电离子。其中，漂移区43可以具有较低的掺杂浓度，源区41和漏区44可以具有较高的掺杂浓度。
以抗辐射半导体器件为P沟道LDMOS管为例，衬底10具有N型导电，源区41、漂移区43和漏区44注入P型导电离子，体区42注入N型导电离子。其中，漂移区43可以具有较低的掺杂浓度，源区41和漏区44可以具有较高的掺杂浓度。
P型导电离子可以为硼、锰或镍等，N型导电离子可以为砷或者磷等。
在另一些实施例中，步骤300的具体流程也可以为：在衬底10上生长二氧化硅层；在底栅层20上生长氮化硅层，二氧化硅层和氮化硅层形成底栅介质层30。
在本实施方式中，考虑到后续外延层40的形成工艺，采用两者材料形成底栅介质层30。其中，二氧化硅层上方用于形成源区41和漏区44，氮化硅层对应的区域用于形成体区42和漂移区43。
在另一些实施例中，氮化硅层还可以生长在衬底10与底栅层20相邻区域的上方，由此后续形成的漂移区43的部分区域可以位于底栅层20之外。
在本实施方式中，氮化硅的厚度可以大于二氧化硅的厚度。
基于包括二氧化硅和氮化硅的底栅介质层30形成外延层40的具体流程可以为：在底栅介质层30上生长单晶硅层，单晶硅层位于底栅层20的上方凸起；对单晶硅层的凸起部分进行机械化学抛光磨平，以暴露氮化硅层；对保留的单晶硅层进行离子注入，形成源区41和漏区44；对氮化硅层进行刻蚀，并保留具有第一厚度的氮化硅层；在氮化硅层上生长有源区；对有源区进行离子注入，形成体区42和漂移区43。
可以理解的是，单晶硅层的生长过程中，各位置的生长速度相差不大，因此形成的单晶硅层在各位置的厚度基本相同。但由于底栅层20形成于衬底10上，且底栅层20上的氮化硅层的厚度还可以大于衬底10上的二氧化硅层的厚度，故单晶硅层位于氮化硅上方的部分相对于位于二氧化硅上方的部分凸起。
需要说明的是，氮化硅不易被磨平，因此在对单晶硅层进行磨平时，当深度到达氮化硅层时，不容易继续向下磨平。此时，氮化硅层上方的单晶硅层被磨掉，剩下两侧的单晶硅层没有连接，可以用于形成源区41和漏区44。
通过对氮化硅层进行刻蚀，可以形成用于制造体区42和漂移区43的空间。保留具有第一厚度的氮化硅层可以隔离底栅层20。其中，第一厚度可以与二氧化硅层的厚度。
在本实施方式中，源区41、体区42、漂移区43和漏区44在进行离子注入时所注入的离子类型可以参照前述，本实施方式在此不在赘述。
在一些实施例中，氮化硅上生长的有源区的高度低于源区41和漏区44的高度。
体区42和漂移区43的高度低于源区41和漏区44的高度，以便于在体区42和漂移区43上方形成较厚的隔离层50，提高隔离作用。
在一些实施例中，在形成体区42和漂移区43时，还可以在体区42和漂移区43之间形成间隔区45。间隔区45可以具有与漂移区43相同的导电类型，且间隔区45的掺杂浓度低于漂移区43的掺杂浓度。或者，间隔区45可以具有与体区42相同的导电类型，且间隔区45的掺杂浓度高于体区42的掺杂浓度。
在一些实施例中，隔离层50的形成步骤与底栅介质层的形成步骤相同。
可以理解的是，隔离层50可以采用与底栅介质层30相同的材料，且均用于覆盖下方结构，故隔离层50采用的工艺也可以与底栅介质层30的工艺相同。
需要说明的是，在抗辐射半导体器件的各部分结构形成之后，还需要对抗辐射半导体器件进行退火，以恢复晶体的结构和消除缺陷。
在一些实施例中，步骤300还可以为：在衬底10和底栅层20上形成具有第一场氧化区31的底栅介质层30，第一场氧化区31位于底栅层20上方，且位于漂移区43下方。
第一场氧化区31的厚度比底栅层20中其他区域的厚度更高厚。由此，第一场氧化区31可以弱化底栅层20在漂移区43形成的表面电场，有利于提高器件的击穿电压。
在一些实施例中，在衬底10和底栅层20上形成具有第一场氧化区31的底栅介质层30的具体流程可以为：在衬底10和底栅层20上形成具有第二厚度的底栅介质层30；在底栅介质层30限定出目标部分，目标部分位于底栅层20上方，且位于漂移区43下方；对底栅介质层30除目标部分之外的部分进行刻蚀，使刻蚀部分保留第三厚度，目标部分形成第一场氧化区31。
需要说明的是，第二厚度为期望的第一场氧化区31的厚度，第三厚度为期望的底栅介质层30除第一场氧化区31之外的区域的厚度。
在本实施方式中，对底栅介质层30刻蚀之前可以在底栅介质层30上形成掩膜层，该掩膜层具有空白区域，该空白区域暴露出底栅介质层30，以限定出目标部分。
在一些实施例中，步骤400之后，还包括：在漂移区43内形成反型区46，反型区46的导电类型与漂移区43的导电类型相反。
在本实施方式中，反型区46能够有效地耗尽漂移区43内的载流子，从而更有效的承受电压，增加击穿电压。
在一些实施例中，在漂移区43内形成反型区46的具体流程可以为：采用离子注入工艺在漂移区43依次注入反型离子，反型离子的导电类型与漂移区43的导电类型相反，对抗辐射半导体器件进行退火。通过控制能量可以控制离子到达相应位置，并控制剂量使得注入层掺杂相反。
在另一些实施例中，为避免反型离子注入在漂移区43上层残留，还可以在漂移区43上层注入同型离子，同型离子导电类型与漂移区43的导电类型相同。
作为一种示例，漂移区43具有N型导电。先向漂移区43注入P型导电类型，使漂移区43上方部分区域（如漂移区43上方2/3区域）转变为P型导电；再向漂移区43注入N型导电类型，使漂移区43上方具有P型导电的区域中部分区域（如漂移区43上方1/3）转变为N型导电。由此漂移区43在竖直方向上的导电类型的分布情况为N-P-N。其中具有P型导电的中间部分作为反型区46。
在一些实施例中，退火可以采用RTA（rapid thermal annealing，快速热退火）工艺或者Anneal退火工艺。通过退火让注入的离子进一步扩散，分布的更加均匀、稳定。
在一些实施例中，步骤500之后，还可以包括：对隔离层50进行刻蚀，形成凹槽；在凹槽内形成辐射屏蔽层60，辐射屏蔽层60位于体区42和漂移区43上方。
在本实施方式中，辐射屏蔽层60嵌入至隔离层50内，且覆盖体区42和漂移区43。辐射屏蔽层60用于对外界辐射干扰进行隔离，降低外部辐射对抗辐射半导体器件内部导电沟道的干扰。
在一些实施例中，步骤500之后，还可以包括：在隔离层50上形成辐射屏蔽层，辐射屏蔽层位于体区42和漂移区43上方。
在本实施方式中，辐射屏蔽层60直接形成于隔离层50上方。一方面，可以方便形成较厚的辐射屏蔽层60，提高辐射屏蔽效果；另一方面，由于没有缩小体区42和漂移区43上方的隔离层50的厚度，隔离层50也能起到有效的辐射屏蔽作用；又一方面，为体区42和漂移区43预留的空间。
本申请的一个实施例还提出了一种电路，包括根据前述的抗辐射半导体器件。抗辐射半导体器件的具体结构和原理可以参照前述各实施例，本实施方式在此不再赘述。
在一些实施例中，抗辐射半导体器件可以在电路中用作开关管，以形成开关电路或开关电路电路等。开关电源电路和开关电路的结构已有成熟的技术，本实施方式在此不再赘述。
本申请的一个实施例还提出了一种静电防护电路，包括根据前述的抗辐射半导体器件，抗辐射半导体器件的漏极与静电防护节点耦接，抗辐射半导体器件的源极与接地节点耦接，抗辐射半导体器件的栅极和源极短接。抗辐射半导体器件的具体结构和原理可以参照前述各实施例，本实施方式在此不再赘述。
在本实施方式中，抗辐射半导体器件的栅极接地GGNMOS，作为静电防护器件，在静电防护节点的形成静电电流时，抗辐射半导体器件可以对静电电流进行泄放。
本申请的一个实施例还提出了一种芯片，包括根据前述的抗辐射半导体器件。抗辐射半导体器件的具体结构和原理可以参照前述各实施例，本实施方式在此不再赘述。
在一些实施例中，芯片可以为电源芯片，电源芯片内可以配置有开关电源电路或者开关电路等，该开关电源电路和开关电路中的开关管采用根据前述抗辐射半导体器件。
本申请的一个实施例还提供了一种电子设备，电子设备包括根据前述的抗辐射半导体器件。抗辐射半导体器件的结构和原理可以参照前述，本实施方式在此不在赘述。
在一些实施例中，电子设备可以为电源、电源管理单元、移动射频设备、智能电表、物联表、融合终端、馈线单元、故障指示器等系统级应用。电子设备中可以采用多个抗辐射半导体器件。
以移动射频设备为例，移动射频设备添加用于放大通信信号的电路。放大器电路可包括具有驱动器级和放大器输出级的放大器级。每个放大器级都包括以各种方式配置的一个或多个晶体管，以放大通信信号，其中晶体管可以为本申请所提出的抗辐射半导体器件。
根据本申请的电路、芯片和电子设备，通过所采用的耐压能力强的抗辐射半导体器件，提高了可靠性。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (36)

1.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
2.根据权利要求1所述的抗辐射半导体器件，其特征在于，所述衬底为单晶硅衬底、硅掺杂衬底或者SOI衬底。
3.根据权利要求1所述的抗辐射半导体器件，其特征在于，所述底栅层为多晶硅电极或者金属电极。
4.根据权利要求1所述的抗辐射半导体器件，其特征在于，所述底栅介质层和所述隔离层采样硅氧化物或高K氧化物。
5.根据权利要求1所述的抗辐射半导体器件，其特征在于，所述体区和所述漂移区之间设有间隔区。
6.根据权利要求1所述的抗辐射半导体器件，其特征在于，所述体区的顶面和所述漂移区的顶面为第一高度，所述源区的顶面和所述漏区的顶面为第二高度，所述第一高度低于所述第二高度。
7.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述底栅介质层在所述底栅层正上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
8.根据权利要求7所述的抗辐射半导体器件，其特征在于，所述场氧化区覆盖所述漂移区与所述底栅层之间的正对区域。
9.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
10.根据权利要求9所述的抗辐射半导体器件，其特征在于，所述反型区沿横向贯穿所述漂移区。
11.根据权利要求10所述的抗辐射半导体器件，其特征在于，所述反型区位于所述漂移区的中间高度上。
12.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层和隔离层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述底栅介质层在所述底栅层正上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
13.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述辐射屏蔽层位于所述体区和所述漂移区正上方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
14.根据权利要求13所述的抗辐射半导体器件，其特征在于，所述辐射屏蔽层采用二氧化硅、硼酸聚乙烯、碳化硼、硼铝合金中的至少一种材料。
15.根据权利要求13所述的抗辐射半导体器件，其特征在于，所述辐射屏蔽层的顶面高于所述隔离层的顶面。
16.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述底栅介质层在所述底栅层上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述辐射屏蔽层位于所述体区和所述漂移区正上方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
17.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述辐射屏蔽层位于所述体区和所述漂移区正上方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
18.一种抗辐射半导体器件，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述抗辐射半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、隔离层和辐射屏蔽层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方，所述底栅介质层在所述底栅层上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述辐射屏蔽层位于所述体区和所述漂移区正上方，所述体区和所述漂移区内的导电沟道在所述底栅层的作用下形成于靠近所述底栅层一侧。
19.一种抗辐射半导体器件的工艺，其特征在于，所述抗辐射半导体器件为单栅驱动型器件，所述工艺包括：
提供一衬底；
在所述衬底上形成底栅层；
在所述衬底和所述底栅层上形成底栅介质层；
在所述底栅介质层上形成外延层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区正下方；
在所述外延层上形成隔离层。
20.根据权利要求19所述的工艺，其特征在于，形成所述底栅层，包括：
采用溅射工艺在所述衬底上淀积多晶硅或金属材料，形成栅电极膜；
对所述栅电极膜进行光刻，形成底栅层。
21.根据权利要求19所述的工艺，其特征在于，形成所述底栅介质层或所述隔离层，包括：
采用等离子增强化学气相淀积工艺沉积二氧化硅，形成底栅介质层或隔离层；或者，
采用原子层沉积工艺沉积高K氧化物，形成底栅介质层或隔离层。
22.根据权利要求21所述的工艺，其特征在于，形成外延层，包括：
在所述底栅介质层上生长单晶硅层；
在所述单晶硅层限定出源区、体区、漂移区和漏区，并进行离子注入。
23.根据权利要求22所述的工艺，其特征在于，所述在所述单晶硅层限定出源区、体区、漂移区和漏区，并进行离子注入，包括：
在所述单晶硅层横向的两端限定出源区和漏区；
向所述源区和所述漏区进行离子注入：
在所述单晶硅层中部限定出体区和漂移区；
对所述体区和所述漂移区进行刻蚀，去除目标厚度；
对刻蚀后的所述体区和所述漂移区进行离子注入。
24.根据权利要求19所述的工艺，其特征在于，形成底栅介质层，包括：
在所述衬底上生长二氧化硅层；
在所述底栅层上生长氮化硅层，所述二氧化硅层和所述氮化硅层形成底栅介质层。
25.根据权利要求24所述的工艺，其特征在于，形成外延层，包括：
在所述底栅介质层上生长单晶硅层，所述单晶硅层位于所述底栅层上方的部分凸起；
对所述单晶硅层的凸起部分进行机械化学抛光磨平，以暴露所述氮化硅层；
对保留的单晶硅层进行离子注入，形成源区和漏区；
对所述氮化硅层进行刻蚀，并保留具有第一厚度的氮化硅层；
在所述氮化硅层上生长有源区；
对所述有源区进行离子注入，形成体区和漂移区。
26.根据权利要求25所述的工艺，其特征在于，所述氮化硅层上生长的有源区的高度低于所述源区和所述漏区的高度。
27.根据权利要求19-26中任一项所述的工艺，其特征在于，形成底栅介质层，还包括：
在所述衬底和所述底栅层上形成具有第一场氧化区的底栅介质层，所述第一场氧化区位于所述底栅层上方，且位于所述漂移区正下方。
28.根据权利要求27所述的工艺，其特征在于，所述在所述衬底和所述底栅层上形成具有第一场氧化区的底栅介质层，包括：
在所述衬底和所述底栅层上形成具有第二厚度的底栅介质层；
在所述底栅介质层限定出目标部分，所述目标部分位于所述底栅层正上方，且位于所述漂移区下方；
对所述底栅介质层除所述目标部分之外的部分进行刻蚀，使刻蚀部分保留第三厚度，所述目标部分形成第一场氧化区。
29.根据权利要求19-26中任一项所述的工艺，其特征在于，形成外延层之后，还包括：
在所述漂移区内形成反型区，所述反型区的导电类型与所述漂移区的导电类型相反。
30.根据权利要求29所述的工艺，其特征在于，形成反型区，包括：
采用离子注入工艺在所述漂移区依次注入反型离子和同型离子，所述反型离子的导电类型与所述漂移区的导电类型相反，所述同型离子导电类型与所述漂移区的导电类型相同；
对抗辐射半导体器件进行退火。
31.根据权利要求19-26中任一项所述的工艺，其特征在于，形成隔离层之后，还包括：
对所述隔离层进行刻蚀，形成凹槽；
在所述凹槽内形成辐射屏蔽层，所述辐射屏蔽层位于所述体区和所述漂移区正上方。
32.根据权利要求19-26中任一项所述的工艺，其特征在于，所述在所述外延层上形成隔离层之后，还包括：
在所述隔离层上形成辐射屏蔽层，所述辐射屏蔽层位于所述体区和所述漂移区正上方。
33.一种电路，其特征在于，包括根据权利要求1-18中任一项所述的抗辐射半导体器件。
34.一种静电防护电路，其特征在于，包括根据权利要求1-18中任一项所述的抗辐射半导体器件，所述抗辐射半导体器件的漏极与静电防护节点耦接，所述抗辐射半导体器件的源极与接地节点耦接，所述抗辐射半导体器件的栅极和源极短接。
35.一种芯片，其特征在于，包括根据权利要求1-18中任一项所述的抗辐射半导体器件。
36.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-18中任一项所述的抗辐射半导体器件。
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