KR102164721B1 - 반도체 장치 - Google Patents

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Abstract

문턱 전압(threshold voltage)가 낮으면서, 온 저항(Ron)이 감소된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에 상기 기판과 다른 격자 상수를 갖는 물질을 포함하는 채널층, 상기 채널층 상의 제1 게이트 전극, 상기 제1 게이트 전극의 일측에 배치되는 제1 도전형의 제1 소오스 영역, 상기 제1 소오스 영역의 하부에 배치되고, 상기 제1 소오스 영역을 둘러싸는 제2 도전형의 제1 바디 영역, 상기 제1 게이트 전극의 타측에 배치되는 제1 도전형의 제1 드레인 영역, 상기 제1 드레인 영역의 하부에 배치되고, 상기 제1 드레인 영역을 둘러싸는 제1 도전형의 제1 드리프트 영역, 및 상기 채널층 및 상기 제1 드리프트 영역 내에 배치되고, 상기 제1 드리프트 영역보다 불순물의 농도가 높은 제1 스터드 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOSFET; MOS Field Effect Transistor)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(LDMOS; Lateral Double diffused MOSFET) 또는 드레인 확장 트랜지스터(Drain Extended MOSFET)와 같이 이중 확산(double diffusion) 기술을 이용한 트랜지스터가 널리 사용되고 있다.
본 발명이 해결하려는 과제는, 문턱 전압(threshold voltage)가 낮으면서, 온 저항(Ron)이 감소된 반도체 장치를 제공하는 것이다.
본 발명의 해결하려는 과제는, 항복 저항(BV; Breakdown voltage) 특성이 유지되면서, 저항(Ron)이 감소된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 상기 기판과 다른 격자 상수를 갖는 물질을 포함하는 채널층, 상기 채널층 상의 제1 게이트 전극, 상기 제1 게이트 전극의 일측에 배치되는 제1 도전형의 제1 소오스 영역, 상기 제1 소오스 영역의 하부에 배치되고, 상기 제1 소오스 영역을 둘러싸는 제2 도전형의 제1 바디 영역, 상기 제1 게이트 전극의 타측에 배치되는 제1 도전형의 제1 드레인 영역, 상기 제1 드레인 영역의 하부에 배치되고, 상기 제1 드레인 영역을 둘러싸는 제1 도전형의 제1 드리프트 영역, 및 상기 채널층 및 상기 제1 드리프트 영역 내에 배치되고, 상기 제1 드리프트 영역보다 불순물의 농도가 높은 제1 스터드 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역의 깊이는 상기 채널층의 상면으로부터 상기 제1 드리프트 영역의 바닥면까지의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역과 상기 제1 드레인 영역은 서로 이격되어 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 드리프트 영역 내에 형성되는 소자 분리 영역을 더 포함하고, 상기 소자 분리 영역은 상기 제1 게이트 전극의 일부와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역의 깊이는 상기 소자 분리 영역의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 개구부를 포함하고, 상기 제1 스터드 영역은 상기 개구부에 대응되는 상기 채널층 및 상기 제1 드리프트 영역 내에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 상기 개구부의 외주를 연속적으로 둘러싸는 형상이다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 상기 제1 스터드 영역을 덮는다.
본 발명의 몇몇 실시예에서, 상기 기판은 제1 영역과, 제2 영역을 포함하고, 상기 채널층 및 상기 제1 게이트 전극은 상기 제1 영역에 배치되고, 상기 제2 영역에서, 상기 기판 상의 제2 게이트 전극과, 상기 제2 게이트 전극의 일측에 배치되는 제2 도전형의 제2 소오스 영역과, 상기 제2 소오스 영역의 하부에 배치되고 상기 제2 소오스 영역을 둘러싸는 제1 도전형의 제2 바디 영역과, 상기 제2 게이트 전극의 타측에 배치되는 제2 도전형의 제2 드레인 영역과, 상기 제2 드레인 영역의 하부에 배치되고 상기 제2 드레인 영역을 둘러싸는 제2 도전형의 제2 드리프트 영역을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제2 게이트 전극 사이에, 상기 기판과 격자 상수가 다른 반도체 층을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 드리프트 영역 내에 배치되고, 상기 제2 드리프트 영역보다 불순물의 농도가 높은 제2 스터드 영역을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역은 제1 도전형을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역의 불순물의 농도는 상기 제1 소오스 영역의 불순물의 농도 및 상기 제1 드레인 영역의 불순물의 농도와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역은 제2 도전형을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 스터드 영역은 플로팅 상태이다.
본 발명의 몇몇 실시예에서, 상기 기판은 실리콘을 포함하고, 상기 채널층은 실리콘 게르마늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판은 핀형 액티브 패턴을 포함하고, 상기 제1 게이트 전극은 상기 핀형 액티브 패턴과 교차하도록 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 게이트 전극으로, 상기 게이트 전극은 개구부와, 상기 개구부의 양측에 배치되는 제1 게이트 라인 및 제2 게이트 라인을 포함하는 게이트 전극, 상기 게이트 전극의 일측에 배치되고, 상기 개구부와 비오버랩되는 제1 도전형의 소오스 영역, 상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 게이트 전극의 타측에 배치되고, 상기 개구부와 비오버랩되는 제1 도전형의 드레인 영역, 상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역을 둘러싸는 제1 도전형의 드리프트 영역, 상기 드리프트 영역 내에 배치되고, 상기 제2 게이트 라인의 일부와 중첩되는 소자 분리 영역, 및 상기 개구부와 대응되는 위치의 상기 기판 내에 배치되고, 상기 바디 영역 및 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역은 상기 드리프트 영역 내에 배치된다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역은 상기 소자 분리 영역과 이격되어 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역의 깊이는 상기 소자 분리 영역의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 전극 사이에 배치되는 채널층을 더 포함하고, 상기 채널층은 상기 기판과 다른 격자 상수를 갖는 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역은 상기 채널층을 통과하여, 상기 드리프트 영역까지 연장된다.
본 발명의 몇몇 실시예에서, 상기 소오스 영역은 상기 제1 게이트 라인의 일측에 배치되고, 상기 개구부는 상기 제1 게이트 라인의 타측에 위치한다.
본 발명의 몇몇 실시예에서, 상기 드레인 영역은 상기 제2 게이트 라인의 일측에 배치되고, 상기 개구부는 상기 제2 게이트 라인의 타측에 위치한다.
본 발명의 몇몇 실시예에서, 상기 기판은 핀형 액티브 패턴을 포함하고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 상기 핀형 액티브 패턴과 교차하도록 형성되고, 상기 소자 분리 영역은 상기 핀형 액티브 패턴 내에 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 핀형 액티브 패턴, 상기 기판 상에, 상기 핀형 액티브 패턴의 측벽 일부를 감싸는 필드 절연막, 상기 핀형 액티브 패턴 내에 배치되는 소자 분리 영역, 상기 필드 절연막 상에, 상기 핀형 액티브 패턴과 교차하도록 배치되고, 제1 게이트 라인 및 제2 게이트 라인을 포함하는 게이트 전극으로, 상기 제2 게이트 라인의 일부는 상기 소자 분리 영역과 오버랩되고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 상기 소자 분리 영역은 비배치되는 게이트 전극, 상기 게이트 전극을 중심으로, 상기 게이트 전극의 일측 및 타측에 배치되는 제1 도전형의 소오스 영역 및 드레인 영역, 상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 감싸는 제2 도전형의 바디 영역, 상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역 및 상기 소자 분리 영역을 감싸는 제1 도전형의 드리프트 영역, 및 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이의 상기 드리프트 영역 내에 배치되고, 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 핀형 액티브 패턴은 일 방향으로 길게 연장되고, 상기 일 방향을 따라 절단한 단면도 상에서, 상기 소오스 영역은 상기 바디 영역에 의해 감싸이고, 상기 드레인 영역 및 상기 소자 분리 영역은 상기 드리프트 영역에 의해 감싸인다.
본 발명의 몇몇 실시예에서, 상기 핀형 액티브 패턴의 상면 상에 배치되는 채널층을 더 포함하고, 상기 채널층은 상기 핀형 액티브 패턴과 다른 격자 상수를 갖는 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 소자 분리 영역의 높이는 상기 필드 절연막의 상면 위로 돌출된 상기 핀형 액티브 패턴의 높이보다 높거나 같다.
본 발명의 몇몇 실시예에서, 상기 소자 분리 영역의 높이는 상기 핀형 액티브 패턴의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역의 깊이는 상기 소자 분리 영역의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 소오스 영역과, 상기 드레인 영역과, 상기 스터드 영역은 각각 상기 핀형 액티브 패턴의 상면 및 측벽 상에 형성되는 에피층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 핀형 액티브 패턴 내에 형성되는 제1 내지 제3 리세스를 더 포함하고, 상기 소오스 영역은 상기 제1 리세스를 채우는 제1 에피층을 포함하고, 상기 드레인 영역은 상기 제2 리세스를 채우는 제2 에피층을 포함하고, 상기 스터드 영역은 상기 제3 리세스를 채우는 제3 에피층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 내의 소자 분리 영역, 상기 소자 분리 영역을 사이에 두고, 제1 방향으로 배치되는 제1 활성 영역 및 제2 활성 영역, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 활성 영역을 가로지르는 제1 게이트 라인, 상기 제1 게이트 라인과 전기적으로 연결되고, 상기 제1 게이트 라인과 나란하게 상기 제2 방향으로 연장되고, 상기 제1 활성 영역을 가로지르는 제2 게이트 라인으로, 상기 제2 게이트 라인의 일부는 상기 소자 분리 영역과 오버랩되는 제2 게이트 라인, 상기 제1 게이트 라인의 일측의 제1 활성 영역 내에 배치되는 제1 도전형의 소오스 영역, 상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 제2 활성 영역에 배치되는 제1 도전형의 드레인 영역, 상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역을 둘러싸는 제1 도전형의 드리프트 영역으로, 상기 드리프트 영역의 일부는 상기 소자 분리 영역 및 상기 제1 활성 영과 오버랩되는 드리프트 영역, 및 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에, 상기 제1 활성 영역의 상기 드리프트 영역 내에 배치되고, 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함한다.
본 발명의 몇몇 실시예에서, 서로 마주보는 상기 제1 게이트 라인의 일단 및 상기 제2 게이트 라인의 일단을 연결하는 게이트 연결 라인을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인과 상기 제2 게이트 라인은 연결하는 복수의 게이트 연결 라인을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인과, 상기 제2 게이트 라인과, 복수의 상기 게이트 연결 라인은 서로 연결되어 개구부가 정의되고, 상기 스터드 영역은 상기 개구부에 대응되는 제1 활성 영역 내에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역의 상면 상에 형성되고, 상기 기판과 다른 격자 상수를 갖는 물질을 포함하는 채널층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 스터드 영역은 상기 채널층을 통과하여, 상기 드리프트 영역까지 연장된다.
본 발명의 몇몇 실시예에서, 상기 소자 분리 영역을 사이에 두고, 상기 제1 방향으로 배치되는 제3 활성 영역 및 제4 활성 영역을 더 포함하고, 상기 제1 활성 영역 및 상기 제3 활성 영역은 상기 제2 방향으로 배열되고, 상기 제2 활성 영역 및 상기 제4 활성 영역은 상기 제2 방향으로 배열되고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 제3 활성 영역 및 상기 제4 활성 영역까지 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역 및 상기 제3 활성 영역 사이에서, 상기 제1 게이트 라인과 상기 제2 게이트 라인을 연결하는 게이트 연결 라인을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제6 실시예를 설명하기 위한 개념적인 평면도이다.
도 8은 본 발명의 제7 실시예에 다른 반도체 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 B - B를 따라서 절단한 단면도이다.
도 10은 도 8의 C - C를 따라서 절단한 단면도이다.
도 11 및 도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 21은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 22는 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 23은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 25 및 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 또 다른 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, P형의 소오스/드레인 영역을 갖는 반도체 장치를 이용하여 본 발명의 실시예들은 설명할 것이다. 그러나, N형의 소오스/드레인 영역을 갖는 반도체 장치에도 본 발명이 적용될 수 있음은 당업자에게 자명하다. 예컨대, 본 명세서에 기재된 N형은 P형으로, P형은 N형으로 변경하여, 본 발명을 N형의 소오스/드레인 영역을 갖는 반도체 장치에 적용할 수 있다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 채널층(130)과, 제1 게이트 전극(140)과, 제1 소오스 영역(120)과, 제1 바디 영역(110)과, 제1 드레인 영역(125)과, 제1 드리프트 영역(115)과, 제1 소자 분리 영역(103)과, 제1 스터드 영역(150) 등을 포함할 수 있다.
기판(100)은 제1 활성 영역(100a) 및 제2 활성 영역(100b)을 포함할 수 있다. 또한, 제1 활성 영역(100a) 및 제2 활성 영역(100b)은 기판(100) 내에 형성된 제1 소자 분리 영역(103)에 의해 분리될 수 있다. 다시 말하면, 제1 활성 영역(100a) 및 제2 활성 영역(100b)은 제1 소자 분리 영역(103)에 의해 정의될 수 있다.
제1 소자 분리 영역(103)은 이 후에 설명될 제1 소오스 영역(120)과 제1 드레인 영역(125)을 분리하도록 형성될 수 있다. 제1 소자 분리 영역(103)은 제1 게이트 전극(140)과 제1 드레인 영역(125)이 이격되어 분리되도록 할 수 있다.
제1 소자 분리 영역(103)은 제1 드레인 영역(125)에 고전압이 인가될 경우 제1 드레인 영역(125)과, 제1 드레인 영역(125)에 인접하는 제1 게이트 전극(140)의 에지(edge) 사이에 형성되는 높은 전계에 의해 반도체 장치의 신뢰성이 열화되는 것을 방지할 수 있다. 제1 소자 분리 영역(103)은 반도체 장치의 항복 전압(Break-down Voltage)을 향상시킬 수 있다.
제1 소자 분리 영역(103)은 예를 들어, STI(Shallow Trench Isolation) 등으로 형성될 수 있으나 이에 한정되는 것은 아니며, LOCOS(Local Oxidation of Silicon) 등으로 형성될 수도 있다.
제1 활성 영역(100a) 및 제2 활성 영역(100b)는 제1 소자 분리 영역(103)을 사이에 두고, 제1 방향(X1)으로 배치될 수 있다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 예를 들어, 제1 도전형(예를 들어, P형)일 수 있다.
제1 채널층(130)은 기판(100) 상에 형성될 수 있다. 제1 채널층(130)은 제1 바디 영역(110) 및 제1 드리프트 영역(115) 상에 형성될 수 있다.
제1 채널층(130)은 기판(100)의 제1 활성 영역(100a)의 일부 상에 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 채널층(130)은 제1 활성 영역(100a) 및 제2 활성 영역(100b)에 걸쳐 전체적으로 형성된 후, 이 후에 진행되는 공정 과정에서 제1 활성 영역(100a)의 일부(예를 들어, 제1 게이트 전극(140)과 중첩되는 부분, 또는 제1 게이트 전극(140) 및 제1 스터드 영역(150)과 중첩되는 영역)에만 남고 나머지 부분에서는 사라질 수 있다.
다른 예를 들면, 제1 채널층(130)은 제1 활성 영역(100a) 및 제2 활성 영역(100b)에 걸쳐 전체적으로 형성되고, 이 후에 진행되는 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 남아있을 수 있다.
제1 채널층(130)은 제1 활성 영역(100a)과 제2 활성 영역(100b)을 분리하는 제1 소자 분리 영역(103)의 측벽 상부와 접할 수 있다.
제1 채널층(130)은 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 채널층(130)은 기판(100)보다 전자(electron) 및/또는 정공(hole)의 이동도가 높은 물질을 포함할 수 있다. 제1 채널층(130)은 예를 들어, 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 2에서, 제1 채널층(130)의 상면과 제1 소오스 영역(120) 및 제1 드레인 영역(125) 등이 형성된 기판(100)의 상면은 동일 평면 상에 있는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 전극(140)은 기판(100) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 전극(140)은 제1 채널층(130) 상에 형성될 수 있다. 제1 채널층(130)은 기판(100)과 제1 게이트 전극(140) 사이에 배치될 수 있다.
제1 게이트 전극(140)은 제2 방향(Y1)으로 각각 연장되는 제1 게이트 라인(140a) 및 제2 게이트 라인(140b)을 포함할 수 있다. 제1 게이트 라인(140a)과 제2 게이트 라인(140b)은 서로 나란하게 배치될 수 있다.
제1 게이트 전극(140)은 제1 게이트 라인(140a)과 제2 게이트 라인(140b)을 연결하는 복수의 제1 연결 게이트(140c)를 포함할 수 있다. 제1 연결 게이트(140c)가 제1 게이트 라인(140a)과 제2 게이트 라인(140b)를 연결함으로써, 제1 게이트 라인(140a)과 제2 게이트 라인(140b)은 전기적으로 연결될 수 있다.
제1 게이트 전극(140)은 제1 게이트 라인(140a)과, 제2 게이트 라인(140b)과, 복수의 제1 연결 게이트(140c)으로 둘러싸인 제1 개구부(141)을 포함할 수 있다. 즉, 제1 개구부(141)는 제1 게이트 라인(140a)과, 제2 게이트 라인(140b)과, 복수의 제1 연결 게이트(140c)이 서로 연결되어 정의될 수 있다. 제1 게이트 전극(140)은 제1 개구부(141)의 외주를 연속적으로 둘러싸는 형상일 수 있다.
제1 게이트 라인(140a)은 제1 활성 영역(100a)을 가로질러 형성될 수 있다. 제1 게이트 라인(140a)의 제1 방향(X1)으로의 양측에 제1 활성 영역(100a)이 위치할 수 있다.
제2 게이트 라인(140b)은 제1 활성 영역(100a)을 가로질러 형성될 수 있다. 제2 게이트 라인(140b)의 일부는 제1 소자 분리 영역(103)과 오버랩되도록 배치될 수 있다. 즉, 제2 게이트 라인(140b)의 제1 방향(X1)으로의 일측에는 제1 활성 영역(100a)이 위치하고, 제1 방향(X1)으로의 타측에는 제1 소자 분리 영역(103)이 위치할 수 있다.
제1 게이트 전극(140)의 일부는 제1 활성 영역(100a) 및 제2 활성 영역(100b) 사이에 배치되는 제1 소자 분리 영역(103)과 오버랩될 수 있다. 제1 게이트 전극(140)의 일부, 즉, 제2 게이트 라인(140b)의 일부가 제1 소자 분리 영역(103)과 오버랩됨으로써, 제1 게이트 전극(140)은 필드 플레이트의 역할을 할 수 있다. 이를 통해, 제1 소자 분리 영역(103) 주변에 전계 집중을 경감시킴으로써, 반도체 장치의 신뢰성이 향상될 수 있다.
제1 게이트 전극(140)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄화 티타늄(TiC), 탄화 탄탈륨(TaC), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(140)이 실리콘을 포함할 경우, 제1 게이트 전극(140)은 실리사이드 물질을 포함할 수 있다.
제1 게이트 절연막(142)은 제1 게이트 전극(140)의 하부에, 즉, 제1 게이트 전극(140)과 제1 채널층(130) 사이에 형성될 수 있다. 제1 게이트 절연막(142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 질화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2에서, 제1 게이트 절연막(142)은 제1 채널층(130) 상에 형성되지만, 제1 게이트 스페이서(145)의 측벽을 따라서 형성되지 않는 것으로 도시하였다. 하지만, 이에 제한되는 것은 아니며, 제1 게이트 절연막(142)은 도 9의 제2 게이트 절연막(242)와 같이 제1 게이트 스페이서(145)의 측벽을 따라 형성될 수 있음은 물론이다.
제1 게이트 스페이서(145)는 제1 게이트 전극(140)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(145)는 제1 게이트 전극(140)의 외측벽뿐만 아니라, 제1 게이트 전극(140)의 내측벽 상에도 형성될 수 있다. 제1 개구부(141)는 제1 게이트 전극(140)의 내측 측벽 상에도 형성된 제1 게이트 스페이서(145)에 의해 연속적으로 둘러싸여 있을 수 있다.
제1 게이트 스페이서(145)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스 영역(120)은 제1 게이트 전극(140)의 일측에 형성될 수 있다. 제1 소오스 영역(120)은 제1 게이트 라인(140a)의 일측에 형성될 수 있다. 여기서, 제1 게이트 라인(140a)의 일측은 제2 게이트 라인(140b)과 마주하지 않는 쪽을 의미한다.
즉, 제1 게이트 라인(140a)의 타측에는 제1 개구부(141)가 위치할 수 있다. 따라서, 제1 소오스 영역(120)은 제1 개구부(141)와 오버랩되지 않을 수 있다.
제1 소오스 영역(120)은 제1 활성 영역(100a) 내에 배치될 수 있다. 또한, 제1 소오스 영역(120)은 상승된 소오스 영역일 수 있다.
제1 소오스 영역(120)과 제1 소오스 영역(120)에 소오스 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제1 소오스 영역(120)의 상부에 실리사이드막이 형성될 수도 있다.
제1 바디 영역(110)은 제1 게이트 전극(140)의 일측에 형성될 수 있다. 구체적으로, 제1 바디 영역(110)은 제1 소오스 영역(120)의 하부에, 제1 소오스 영역(120)을 둘러싸도록 형성될 수 있다.
제1 바디 영역(110)은 제1 활성 영역(100a) 내에 형성될 수 있다. 제1 바디 영역(110)은 제1 개구부(141)와 중첩되지 않을 수 있다.
제1 바디 영역(110)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있으며, 여기서 도핑 농도는 각 영역에 도핑된(또는, 주입된) 불순물의 농도일 수 있다. 제1 바디 영역(110)은 제1 채널층(130) 하부에 형성될 수 있다.
제1 바디 컨택 영역(112)은 제1 소오스 영역(120)에 인접하여, 제1 활성 영역(100a)의 제1 바디 영역(110) 내에 형성될 수 있다. 제1 바디 컨택 영역(112)은 제1 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제1 소오스 확장 영역(121)은 제1 소오스 영역(120)과 제1 채널층(130) 사이에 배치될 수 있다. 제1 소오스 확장 영역(121)은 제1 바디 영역(110) 내에 형성될 수 있다.
제1 소오스 확장 영역(121)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. 또한, 제1 소오스 확장 영역(121)은 제1 바디 영역(110) 및 제1 드리프트 영역(115)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
제1 드레인 영역(125)은 제1 게이트 전극(140)의 타측에 형성될 수 있다. 제1 드레인 영역(125)은 제2 게이트 라인(140b)의 일측에 형성될 수 있다. 여기에서, 제2 게이트 라인(140b)의 일측은 제1 게이트 라인(140a)과 마주하지 않는 쪽을 의미한다.
즉, 제2 게이트 라인(140b)의 타측에는 제1 개구부(141)가 위치할 수 있다. 따라서, 제1 드레인 영역(125)은 제1 개구부(141)와 오버랩되지 않을 수 있다.
제1 드레인 영역(125)은 제2 활성 영역(100b) 내에 배치될 수 있다. 또한, 제1 드레인 영역(125)은 상승된 드레인 영역일 수 있다.
제1 드레인 영역(125)과 제1 드레인 영역(125)에 드레인 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제1 드레인 영역(125)의 상부에 실리사이드막이 형성될 수 있다.
제1 드리프트 영역(115)은 제1 드레인 영역(125)의 하부에, 제1 드레인 영역(125)을 둘러싸도록 형성될 수 있다. 제1 드리프트 영역(115)은 제1 소자 분리 영역(103)을 지나 제1 활성 영역(100a)의 일부까지 연장될 수 있다.
즉, 제1 드리프트 영역(115)의 일부는 제1 활성 영역(100a) 및 제2 활성 영역(100b) 사이의 제1 소자 분리 영역(103) 및 제1 활성 영역(100a)의 일부와 오버랩될 수 있다.
제1 드리프트 영역(115)은 제1 드레인 영역(125)뿐만 아니라, 제1 소자 분리 영역(103)을 감싸도록 형성될 수 있다. 다르게 말하면, 제1 소자 분리 영역(103)은 제1 드리프트 영역(115) 내에 배치될 수 있다.
제1 드리프트 영역(115)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 2 에서, 제1 드리프트 영역(115)과 제1 바디 영역(110)은 서로 간에 접촉하는 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 드리프트 영역(115)과 제1 바디 영역(110)이 접촉할 경우, 제1 드리프트 영역(115)과 제1 바디 영역(110) 사이의 경계선의 연장선은 제1 게이트 라인(140a)과 만날 수 있다. 제1 드리프트 영역(115)은 제1 게이트 전극(140)의 제1 개구부(141)와 오버랩될 수 있다.
제1 스터드 영역(150)은 제1 개구부(141)와 대응되는 위치의 기판(100) 내에 배치될 수 있다. 제1 스터드 영역(150)은 제1 개구부(141)와 대응되는 제1 채널층(130) 및 제1 드리프트 영역(115) 내에 배치될 수 있다.
제1 스터드 영역(150)은 제1 게이트 라인(140a)과 제2 게이트 라인(140b) 사이의 제1 활성 영역(100a)의 제1 드리프트 영역(115) 내에 배치될 수 있다. 제1 개구부(141)는 제1 드리프트 영역(115)과 오버랩될 수 있기 때문이다.
제2 게이트 라인(140b)의 일부는 제1 소자 분리 영역(103)과 오버랩되므로, 제1 스터드 영역(150)은 제1 소자 분리 영역(103)과 이격되고, 오버랩되지 않을 수 있다. 또한, 제1 드레인 영역(125)과 제1 스터드 영역(150)은 제1 소자 분리 영역(103)에 의해 서로 분리될 수 있다.
제1 스터드 영역(150)은 제1 채널층(130)을 통과하여, 제1 드리프트 영역(115)까지 연장될 수 있지만, 제1 스터드 영역(150)은 제1 드리프트 영역(115) 내에 배치될 수 있다. 따라서, 제1 스터드 영역(150)의 깊이는 제1 채널층(130)의 상면으로부터 제1 드리프트 영역(115)의 바닥면까지의 깊이보다 얕을 수 있다.
덧붙여, 제1 스터드 영역(150)의 깊이는 제1 소자 분리 영역(103)의 깊이보다 얕을 수 있다.
제1 스터드 영역(150)은 제1 드리프트 영역(115) 및 제1 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제1 스터드 영역(150)은 고농도의 불순물 영역이고, 플로팅 상태일 수 있다. 즉, 제1 스터드 영역(150)은 전기적 신호가 전달되거나, 전원이 공급되는 배선 등과 전기적으로 연결되지 않을 수 있다.
도 2에서는 도시되지 않았지만, 제1 스터드 영역(150)은 제1 게이트 전극(140)을 덮는 층간 절연막에 의해 배선과 절연될 수 있다.
덧붙여, 제1 스터드 영역(150)의 상면 상에는 실리사이드층이 형성되어 있을 수 있다. 도 2에서, 제1 스터드 영역(150)의 상면은 제1 채널층(130)의 상면과 나란한 것으로 도시하였지만, 제1 스터드 영역(150)의 상면이 제1 채널층(130)의 상면보다 상승될 수 있음은 물론이다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 스터드 영역(150)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)과 동일한 P형의 고농도 불순물 영역일 수 있다.
또한, 제1 스터드 영역(150)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)을 형성하는 것과 동일한 제조 공정에서 형성될 수 있다. 이에 따라, 제1 스터드 영역(150)의 불순물의 농도는 제1 소오스 영역(120)의 불순물의 농도 및 제1 드레인 영역(125)의 불순물의 농도와 실질적으로 동일할 수 있다.
하지만, 이와 달리 제1 스터드 영역(150)과 제1 소오스 영역(120) 및 제1 드레인 영역(125)은 서로 다른 제조 공정에서 형성될 수 있고, 제1 스터드 영역(150)의 불순물의 농도는 제1 소오스 영역(120)의 불순물의 농도 및 제1 드레인 영역(125)의 불순물의 농도와 다를 수 있음은 물론이다.
도 1을 참고하면, P형의 제1 드리프트 영역(115)은 제2 활성 영역(100b) 및 제1 소자 분리 영역(103)과 제1 활성 영역(100a)의 일부에 걸쳐 형성된 도핑 마스크에 의해 형성될 수 있다. N형의 제1 바디 영역(110)은 제1 활성 영역(100a)의 일부에 형성된 도핑 마스크에 의해 형성되고, 제1 드리프트 영역(115)과 인접할 수 있다.
덧붙여, N형 제1 바디 컨택 영역(112)은 제1 바디 영역(110) 내에, 제1 활성 영역(100a)의 일부에 걸쳐 형성된 도핑 마스크에 의해 형성될 수 있다. P형의 제1 소오스 영역(120)과, 제1 드레인 영역(125)은 제1 활성 영역(100a) 및 제2 활성 영역(100b)에 걸쳐서 형성된 도핑 마스크에 의해 형성될 수 있다.
제1 드리프트 영역(115) 내에 제1 드리프트 영역(115)보다 고농도의 제1 스터드 영역(150)이 형성됨에 따른 효과에 대해서 설명한다. 예를 들어, 기판(100)이 실리콘이고, 제1 채널층(130)이 실리콘 게르마늄일 경우로 설명한다.
실리콘 게르마늄을 포함하는 제1 채널층(130)의 전자 및 정공의 이동도는 기판(100)보다 좋다. 또한, 실리콘 게르마늄은 실리콘보다 에너지 밴드갭이 좁기 때문에, 낮은 게이트 바이어스에서도 강한 인버전(inversion)이 형성되어 반도체 장치의 문턱 전압을 낮추는 효과가 있다.
하지만, 문턱 전압이 낮추는 효과가 있음에도, 제1 채널층(130)을 통과한 전자 또는 정공이 제1 드레인 영역(125)으로 이동하기 위해서는 제1 채널층(130)(예를 들어, 실리콘 게르마늄)과 제1 드리프트 영역(115)(예를 들어, 실리콘) 사이의 밴드갭 장벽을 넘어야 한다. 즉, 문턱 전압이 낮아지는 동시에, 반도체 장지의 온 저항(Ron)이 증가할 수 있다.
따라서, 제1 채널층(130)을 통과하여 제1 드리프트 영역(115)까지 연장되는 고농도의 제1 스터드 영역(150)이 형성됨으로써, 제1 채널층(130)과 제1 드리프트 영역(115) 사이의 밴드갭 장벽을 낮추거나 없앨 수 있다. 이를 통해, 제1 채널층(130) 및 제1 드리프트 영역(115) 내에 낮은 저항을 갖는 전류 경로(current path)가 생길 수 있다.
따라서, 제1 채널층(130)을 통과한 전자 또는 정공이 제1 드리프트 영역(115)을 통과하여 제1 드레인 영역(125)에 쉽게 도달할 수 있다. 즉, 고농도의 제1 스터드 영역(150)은 반도체 장치의 온 저항(Ron)을 낮출 수 있다.
덧붙여, 제1 스터드 영역(150)은 고농도를 갖는 불순물 영역일 수 있으므로, 제1 스터드 영역(150)은 필드 확산 영역의 역할도 할 수 있다. 즉, 제1 스터드 영역(150)은 제1 소자 분리 영역(103) 주변에서 집중되는 전계(Electrical Field)를 분산시킴으로써, 반도체 장치의 항복 전압을 개선시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 스터드 영역(150)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)과 다른 N형의 고농도 불순물 영역일 수 있다.
제1 스터드 영역(150)이 제1 드리프트 영역(115)과 다른 타입의 불순물 영역이다. 하지만, 제1 스터드 영역(150)이 형성됨으로써 제1 채널층(130)과 제1 드리프트 영역(115) 사이의 경계 부근에서의 저항을 낮출 수 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 채널층(130)이 기판(100) 상에 형성되지 않을 수 있다.
다시 말하면, 제1 게이트 절연막(142)과 기판(100) 사이에, 기판(100)과 격자 상수가 다른 물질을 포함하는 반도체 층이 개재되지 않을 수 있다. 따라서, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 채널 영역은 기판(100)의 일부일 수 있다.
제1 스터드 영역(150)은 제1 활성 영역(100a)의 제1 드리프트 영역(115) 내에 형성된다. 즉, 제1 스터드 영역(150)은 기판(100)과 다른 격자 상수를 갖는 반도체 층을 통과하지 않고, 기판(100) 내에만 형성될 수 있다.
제1 드리프트 영역(115) 내에 형성되는 고농도의 제1 스터드 영역(150)은 전자 또는 정공이 지나갈 수 있는 낮은 저항의 전류 경로를 만들어 줄 수 있으므로, 반도체 장치의 온 저항을 낮출 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 활성 영역(100a)과 제2 활성 영역(100b) 사이에 배치되는 제1 소자 분리 영역(103)이 형성되지 않을 수 있다.
다시 말하면, 제1 활성 영역(100a)과 제2 활성 영역(100b)은 제1 소자 분리 영역(103)으로 구분되지 않는 하나의 활성 영역일 수 있다. 제1 활성 영역(100a)의 상면과 제2 활성 영역(100b)의 상면은 서로 연결되어 있을 수 있다.
제1 소오스 영역(120)과, 제1 드레인 영역(125)은 동일한 활성 영역 내에 형성될 수 있다. 제1 채널층(130)은 기판(100) 상에 제1 드레인 영역(125)까지 연장되어 형성될 수 있다.
제1 스터드 영역(150)은 제1 채널층(130)의 중간 부분을 통과하여, 제1 드리프트 영역(115)까지 연장될 수 있다. 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 전자 또는 정공은 제1 채널층(130)을 통해 제1 소오스 영역(120)과 제1 드레인 영역(125) 사이를 움직일 수 있다. 즉, 제1 소오스 영역(120)과 제1 드레인 영역(125) 사이에 제1 소자 분리 영역(103)이 배치되지 않으므로, 전자 또는 정공이 제1 소자 분리 영역(103)의 주변으로 흐를 필요가 없을 수 있다.
따라서, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 스터드 영역(150)은 제1 채널층(130)과 제1 드리프트 영역 사이의 밴드갭 장벽을 낮추거나 없애, 낮은 저항을 갖는 전류 경로를 형성하지 않을 수 있다.
다만, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 스터드 영역(150)은 제1 드리프트 영역(115)보다 상대적으로 높은 도핑 농도를 가지므로, 제1 스터드 영역(150)은 전계 집중을 완화하는 필드 확산 영역일 수 있다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(5)에서, 제1 게이트 전극(140)은 제1 게이트 라인(140a)과 제2 게이트 라인(140b)으로 분리되지 않을 수 있다. 다시 말하면, 제1 게이트 전극(140)은 제1 개구부(141)를 포함하지 않을 수 있다.
따라서, 제1 스터드 영역(150)은 제1 게이트 전극(140)의 하부에 배치되고, 제1 게이트 전극(140)과 오버랩될 수 있다.
다르게 설명하면, 제1 게이트 전극(140)은 제1 스터드 영역(150)을 전체적으로 덮을 수 있다.
제1 스터드 영역(150)은 제1 게이트 전극(140)이 형성되기 전에 형성될 수 있다. 좀 더 구체적으로, 제1 채널층(130)을 통과하여 제1 드리프트 영역(115)까지 연장되는 제1 스터드 영역(150)을 형성할 수 있다. 이 후, 제1 게이트 전극(140)을 제1 게이트 전극(140) 상에 형성하고, 제1 소오스 영역(120) 및 제1 드레인 영역(125)을 형성할 수 있다.
도 7은 본 발명의 제6 실시예를 설명하기 위한 개념적인 평면도이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 서로 마주보는 제1 게이트 라인(140a)의 일단과, 제2 게이트 라인(140b)의 일단은 제1 연결 게이트(140c)에 의해 연결될 수 있다.
하지만, 서로 마주보는 제1 게이트 라인(140a)의 타단과, 제2 게이트 라인(140b)의 타단은 연결되지 않을 수 있다.
따라서, 제1 게이트 전극(140)은 제1 개구부(141)의 외주를 연속적으로 둘러싸지 않을 수 있다. 제1 게이트 라인(140a)과, 제2 게이트 라인(140b)과, 제1 연결 게이트(140c)는 서로 연결되어, 'U'자 형상을 가질 수 있지만, 이에 제한되는 것은 아니다.
도 8 내지 도 10을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해서 설명한다.
도 8은 본 발명의 제7 실시예에 다른 반도체 장치를 설명하기 위한 사시도이다. 도 9는 도 8의 B - B를 따라서 절단한 단면도이다. 도 10은 도 8의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 8에서 층간 절연막(280)은 도시하지 않았다.
도 8 내지 도 10을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 핀형 액티브 패턴(F)과, 제2 게이트 전극(240)과, 제2 소오스 영역(220)과, 제2 바디 영역(210)과, 제2 드레인 영역(225)과, 제2 드리프트 영역(215)과, 제2 소자 분리 영역(203)과, 제2 스터드 영역(250) 등을 포함할 수 있다.
핀형 액티브 패턴(F)은 기판(100) 상에 형성될 수 있다. 핀형 액티브 패턴(F)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 액티브 패턴(F)의 측면 일부를 덮고 있기 때문에, 핀형 액티브 패턴(F)의 적어도 일부는 필드 절연막(105)보다 위로 돌출되어 있을 수 있다.
핀형 액티브 패턴(F)은 필드 절연막(105)에 의해 정의될 수 있다. 핀형 액티브 패턴(F)은 제3 방향(X2)을 따라서 길게 연장될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀형 액티브 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 액티브 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴(F)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(F)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(F)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 핀형 액티브 패턴(F)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
제2 소자 분리 영역(203)은 핀형 액티브 패턴(F) 내에 배치될 수 있다. 제2 소자 분리 영역(203)은 핀형 액티브 패턴(F)의 적어도 일부를 두 부분으로 분리시킬 수 있다.
제2 소자 분리 영역(203)의 높이는 필드 절연막(105)의 상면보다 위로 돌출된 핀형 액티브 패턴(F)의 높이와 같거나, 클 수 있다. 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제2 소자 분리 영역(203)의 높이는 핀형 액티브 패턴(F)의 높이와 실질적으로 동일하거나, 클 수 있다.
제2 소자 분리 영역(203)은 제2 소오스 영역(220)과 제2 드레인 영역(225)을 분리하도록 형성될 수 있다. 제2 소자 분리 영역(203)은 제2 게이트 전극(240)과 제2 드레인 영역(225)이 이격되어 분리되도록 할 수 있다. 제2 소자 분리 영역(203)은 예를 들어, STI(Shallow Trench Isolation) 등으로 형성될 수 있다.
제2 게이트 전극(240)은 제4 방향(Y2)으로 연장되어, 핀형 액티브 패턴(F)과 교차하도록 배치될 수 있다. 제2 게이트 전극(240)은 핀형 액티브 패턴(F) 및 필드 절연막(105) 상에 배치될 수 있다.
제2 게이트 전극(240)은 제4 방향(Y2)으로 각각 연장되는 제3 게이트 라인(240a) 및 제4 게이트 라인(240b)을 포함할 수 있다. 제3 게이트 라인(240a)과 제4 게이트 라인(240b)은 서로 나란하게 배치될 수 있다.
제2 게이트 전극(240)은 제3 게이트 라인(240a)과 제4 게이트 라인(240b)을 연결하는 연결부를 포함할 수 있다. 즉, 제3 게이트 라인(240a)과 제4 게이트 라인(240b)은 전기적으로 연결될 수 있다.
제2 게이트 전극(240)은 제3 게이트 라인(240a) 및 제4 게이트 라인(240b) 사이에 형성되는 제2 개구부(241)를 포함할 수 있다.
도 8에서, 서로 마주보는 제3 게이트 라인(240a)의 일단과, 제4 게이트 라인(240b)의 일단은 연결되고, 서로 마주보는 제3 게이트 라인(240a)의 타단과, 제4 게이트 라인(240b)의 타단은 연결되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
일 예를 들면, 제2 게이트 전극(240)은 도 8과 같이, 제2 개구부(241)의 외주를 연속적으로 둘러싸지 않고, 예를 들어, 'U'자 형상을 가질 수 있다. 다른 예를 들면, 도 1의 제1 게이트 전극(140)과 같이, 제2 게이트 전극(240)은 제2 개구부(241)의 외주를 연속적으로 둘러싸는 형상일 수도 있다.
핀형 액티브 패턴(F)과 교차하도록 형성된 제2 게이트 전극(240)의 일부는 핀형 액티브 패턴(F) 내에 형성된 제2 소자 분리 영역(203)과 오버랩될 수 있다.
예를 들어, 제3 게이트 라인(240a)은 핀형 액티브 패턴(F)을 교차하여 형성되고, 제3 게이트 라인(240a)의 제3 방향(X2)으로의 양측에 핀형 액티브 패턴(F)이 위치할 수 있다. 즉, 제3 게이트 라인(240a)은 제2 소자 분리 영역(203)과 오버랩되는 부분을 포함하지 않을 수 있다.
제4 게이트 라인(240b)은 핀형 액티브 패턴(F)을 교차하여 형성될 수 있다. 제4 게이트 라인(240b)의 일부는 제2 소자 분리 영역(203)과 오버랩되도록 배치될 수 있다.
제3 게이트 라인(240a)과 제4 게이트 라인(240b) 사이에, 제2 소자 분리 영역(203)은 위치하지 않을 수 있다. 즉, 제2 개구부(241)는 제2 소자 분리 영역(203)과 오버랩되지 않을 수 있다.
제2 게이트 전극(240)은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄화 티타늄(TiC), 탄화 탄탈륨(TaC), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제2 게이트 전극(140)이 실리콘을 포함할 경우, 제1 게이트 전극(140)은 실리사이드 물질을 포함할 수 있다. 제2 게이트 전극(240)은 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 스페이서(245)는 제2 게이트 전극(240)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(245)는 제2 개구부(241)의 외주를 따라 형성될 수 있다.
제2 게이트 절연막(242)은 핀형 액티브 패턴(F)과 제2 게이트 전극(240) 사이에 배치될 수 있다. 제2 게이트 절연막(242)은 필드 절연막(105)보다 위로 돌출된 핀형 액티브 패턴(F)의 측벽 및 상면을 따라서 형성될 수 있다. 또한, 제2 게이트 절연막(242)은 제2 게이트 전극(240)과 필드 절연막(105) 사이에 배치될 수 있다.
제2 게이트 절연막(242)은 제2 게이트 전극(240)과 제2 게이트 스페이서(245) 사이에 배치될 수 있다. 제2 게이트 절연막(242)은 제2 게이트 스페이서(245)의 측벽을 따라서 형성될 수 있다.
제2 게이트 절연막(242)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 질화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제2 소오스 영역(220) 및 제2 드레인 영역(225)은 제2 게이트 전극(240)을 중심으로, 제2 게이트 전극(240)의 일측 및 타측에 배치될 수 있다.
예를 들어, 제2 소오스 영역(220)은 제2 게이트 전극(240)의 일측에 형성될 수 있다. 제2 소오스 영역(220)은 제3 게이트 라인(240a)의 일측에 형성될 수 있다. 여기서, 제3 게이트 라인(240a)의 일측은 제4 게이트 라인(240b)과 마주하지 않는 쪽을 의미한다.
즉, 제3 게이트 라인(240a)의 타측에는 제2 개구부(241)가 위치할 수 있다. 따라서, 제2 소오스 영역(220)은 제2 개구부(241)와 오버랩되지 않을 수 있다.
제2 드레인 영역(225)은 제2 게이트 전극(240)의 타측에 형성될 수 있다. 제2 드레인 영역(225)은 제4 게이트 라인(240b)의 일측에 형성될 수 있다. 여기에서, 제4 게이트 라인(240b)의 일측은 제3 게이트 라인(240a)과 마주하지 않는 쪽을 의미한다.
즉, 제4 게이트 라인(240b)의 타측에는 제2 개구부(241)가 위치할 수 있다. 따라서, 제2 드레인 영역(225)은 제2 개구부(241)와 오버랩되지 않을 수 있다.
도 9에는 도시되지 않았지만, 제2 소오스 영역(220) 및 제2 드레인 영역(225)의 상면에는 실리사이드막이 형성될 수도 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제2 소오스 영역(220) 및 제2 드레인 영역(225)은 각각 핀형 액티브 패턴(F) 내에 형성될 수 있다. 제2 소오스 영역(220) 및 제2 드레인 영역(225)은 각각 핀형 액티브 패턴(F) 내에 형성된 불순물 영역일 수 있다. 제2 소오스 영역(220) 및 제2 드레인 영역(225) 사이에, 제2 소자 분리 영역(203)이 위치할 수 있다.
도 9에서, 제2 소오스 영역(220)의 깊이 및 제2 드레인 영역(225)의 깊이는 필드 절연막(105)의 상면보다 위로 돌출된 핀형 액티브 패턴(F)의 높이와 동일한 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 바디 영역(210)은 제2 게이트 전극(240)의 일측에 형성될 수 있다. 제2 바디 영역(210)은 제2 소오스 영역(220)의 하부에, 제2 소오스 영역(220)을 감싸도록 형성될 수 있다. 좀 더 구체적으로, 핀형 액티브 패턴(F)이 연장되는 방향을 따라 절단한 단면도에서, 제2 바디 영역(210)은 제2 소오스 영역(220)을 감싸도록 형성될 수 있다.
제2 바디 영역(210)은 핀형 액티브 패턴(F) 내에 형성될 수 있다. 덧붙여, 제2 바디 영역(210)의 일부는 기판(100) 내에 형성될 수 있다. 제2 바디 영역(210)은 제2 개구부(241)와 오버랩되지 않을 수 있다.
제2 바디 영역(210)은 제2 소오스 영역(220) 및 제2 드레인 영역(225)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
제2 바디 컨택 영역(212)은 제2 소오스 영역(120)에 인접하여, 핀형 액티브 패턴(F) 내의 제2 바디 영역(210) 내에 형성될 수 있다. 제2 바디 컨택 영역(212)은 제2 바디 영역(210)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
도 9에 도시되지 않았지만, 제2 게이트 전극(240), 즉, 제3 게이트 라인(240a) 하부에 제2 소오스 영역(220)과 연결되는 제2 소오스 확장 영역이 형성될 수 있음은 물론이다.
제2 드리프트 영역(215)은 제2 드레인 영역(225)의 하부에, 제2 드레인 영역을 감싸도록 형성될 수 있다. 좀 더 구체적으로, 핀형 액티브 패턴(F)이 연장되는 방향을 따라 절단한 단면도에서, 제2 드리프트 영역(215)은 제2 소오스 영역(220)을 감싸도록 형성될 수 있다.
제2 드리프트 영역(215)은 핀형 액티브 패턴(F) 내에 형성될 수 있다. 덧붙여, 제2 드리프트 영역(215)의 일부는 기판(100) 내에 형성될 수 있다. 제2 드리프트 영역(215)은 제2 소자 분리 영역(203) 및 제2 개구부(241)와 오버랩될 수 있다.
따라서, 제2 드리프트 영역(215)은 제2 드레인 영역(225)뿐만 아니라, 제2 소자 분리 영역(203)을 감싸도록 형성될 수 있다. 다르게 말하면, 제2 소자 분리 영역(203)은 제2 드리프트 영역(215) 내에 배치될 수 있다.
제2 드리프트 영역(215)은 제2 소오스 영역(220) 및 제2 드레인 영역(225)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 9에서, 제2 드리프트 영역(215)과 제2 바디 영역(210)은 서로 간에 접촉하는 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 스터드 영역(250)은 제2 개구부(241)와 대응되는 위치의 핀형 액티브 패턴(F) 내에 배치될 수 있다. 제2 스터드 영역(250)은 제2 개구부(241)와 대응되는 제2 드리프트 영역(215) 내에 배치될 수 있다.
제2 스터드 영역(250)은 제3 게이트 라인(240a)과 제4 게이트 라인(240b) 사이의 핀형 액티브 패턴(F)의 제2 드리프트 영역(215) 내에 배치될 수 있다.
제4 게이트 라인(240b)의 일부는 제2 소자 분리 영역(203)과 오버랩되므로, 제2 스터드 영역(250)은 제2 소자 분리 영역(203)과 이격되고, 오버랩되지 않을 수 있다.
제2 스터드 영역(250)은 제2 드리프트 영역(215) 내에 형성되므로, 제2 스터드 영역(250)의 깊이는 핀형 액티브 패턴(F)의 상면으로부터 제2 드리프트 영역(215)의 바닥면까지의 깊이보다 얕을 수 있다.
덧붙여, 제2 스터드 영역(250)의 깊이는 제2 소자 분리 영역(203)의 깊이보다 얕을 수 있다.
제2 스터드 영역(250)은 제2 드리프트 영역(215) 및 제2 바디 영역(210)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제2 스터드 영역(250)은 전기적 신호가 전달되거나, 전원이 공급되는 배선 등과 전기적으로 연결되지 않는 플로팅 상태일 수 있다.
덧붙여, 제2 스터드 영역(250)의 상면 상에는 실리사이드층이 형성되어 있을 수 있다.
도 9에서, 제2 스터드 영역(250)은 제2 소오스 영역(220) 및 제2 드레인 영역(225)과 동일한 P형의 고농도 불순물 영역인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 3에서 설명한 것과 같이, 제2 스터드 영역(250)은 N형의 고농도 불순물 영역일 수 있음은 물론이다.
도 11 및 도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 11은 도 8의 B - B를 따라서 절단한 단면도이고, 도 12는 도 8의 D - D를 따라서 절단한 단면도이다.
도 11 및 도 12를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제2 소오스 영역(220)은 핀형 액티브 패턴(F)의 상면 및 측벽 상에 형성되는 제1 에피층(222)을 더 포함할 수 있다.
또한, 제2 드레인 영역(225)은 핀형 액티브 패턴(F)의 상면 및 측벽 상에 형성되는 제2 에피층(227)을 더 포함하고, 제2 스터드 영역(250)은 핀형 액티브 패턴(F)의 상면 및 측벽 상에 형성되는 제3 에피층(252)을 더 포함할 수 있다.
제1 에피층(222)과, 제2 에피층(227)과, 제3 에피층(252)은 각각 필드 절연막(105)의 상면보다 돌출된 핀형 액티브 패턴(F)의 측벽 및 상면을 따라서 형성될 수 있다.
제2 소오스 영역(220)은 상승된 소오스 영역일 수 있고, 제2 드레인 영역(225)은 상승된 드레인 영역일 수 있고, 제2 스터드 영역(250)은 상승된 스터드 영역일 수 있다.
핀형 액티브 패턴(F)이 실리콘 핀형 액티브 패턴일 경우, 제1 에피층(222)과, 제2 에피층(227)과, 제3 에피층(252)은 각각 예를 들어, 실리콘 에피층, 실리콘 게르마늄 에피층 또는 탄소를 포함하는 실리콘 에피층 중 하나일 수 있지만, 이에 제한되는 것은 아니다.
도 13 및 도 14는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 13은 도 8의 B - B를 따라서 절단한 단면도이고, 도 14는 도 8의 D - D를 따라서 절단한 단면도이다.
도 13 및 도 14를 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 제2 게이트 전극(240)의 일측에, 핀형 액티브 패턴(F) 내에 제1 리세스(220r)가 형성될 수 있다.
또한, 제2 게이트 전극(240)의 타측에, 핀형 액티브 패턴(F) 내에 제2 리세스(225r)가 형성될 수 있고, 제3 게이트 라인(240a) 및 제4 게이트 라인(240b)의 사이에, 핀형 액티브 패턴(F) 내에 제3 리세스(250r)가 형성될 수 있다.
제1 에피층(222)은 제1 리세스(220r)를 채우면서 핀형 액티브 패턴(F) 상에 형성될 수 있다. 제2 에피층(227)은 제2 리세스(250r)를 채우면서 핀형 액티브 패턴(F) 상에 형성될 수 있고, 제3 에피층(252)은 제3 리세스(250r)를 채우면서 핀형 액티브 패턴(F) 상에 형성될 수 있다.
제2 소오스 영역(220)은 상승된 소오스 영역일 수 있고, 제2 드레인 영역(225)은 상승된 드레인 영역일 수 있고, 제2 스터드 영역(250)은 상승된 스터드 영역일 수 있다.
제2 소오스 영역(220)은 제1 에피층(222)의 일부를 포함할 수 있다. 제1 에피층(222)의 나머지 중 적어도 일부는 제2 바디 컨택 영역(212)일 수 있다. 제2 드레인 영역(225)은 제2 에피층(227)을 포함하고, 제2 스터드 영역(250)은 제3 에피층(252)을 포함할 수 있다.
제1 에피층(222)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(222)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 14에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 실시예들에 따른 반도체 장치는 P형의 반도체 장치를 이용하여 설명하고 있으므로, 제1 내지 제3 에피층(222, 227, 252)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(F)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
만약, 본 발명의 실시예들에 따른 반도체 장치가 N형의 반도체 장치일 경우, 제1 내지 제3 에피층(222, 227, 252)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 액티브 패턴(F)이 Si일 때, 제1 내지 제3 에피층(222, 227, 252)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 핀형 액티브 패턴(F)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 이와 달리, 제1 내지 제3 에피층(222, 227, 252)은 핀형 액티브 패턴(F)과 동일한 Si을 포함할 수도 있다.
제3 에피층(252)이 제1 에피층(222) 및 제2 에피층(227)과 다른 제조 공정에서 형성된다면, 제3 에피층(252)는 제1 에피층(222) 및 제2 에피층(227)과 다른 물질을 포함할 수 있다.
도 15는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)는 핀형 액티브 패턴(F)의 상면 상에 배치되는 제2 채널층(230)을 더 포함할 수 있다. 제2 채널층(230)은 제2 바디 영역(210) 및 제2 드리프트 영역(215) 상에 형성될 수 있다.
또한, 제2 채널층(230)은 핀형 액티브 패턴(F)의 측벽의 적어도 일부 상에도 형성될 수 있음은 물론이다.
제2 채널층(230)은 핀형 액티브 패턴(F)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 채널층(230)은 핀형 액티브 패턴(F)보다 전자(electron) 및/또는 정공(hole)의 이동도가 높은 물질을 포함할 수 있다. 제2 채널층(230)은 예를 들어, 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 15에서, 제2 채널층(230)의 상면과 제2 소오스 영역(220) 및 제2 드레인 영역(225) 등이 형성된 핀형 액티브 패턴(F)의 상면은 동일 평면 상에 있는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 스터드 영역(250)은 제2 개구부(241)와 대응되는 제2 채널층(230) 및 제2 드리프트 영역(215) 내에 배치될 수 있다. 제2 스터드 영역(250)은 제2 채널층(230)을 통과하여, 제2 드리프트 영역(215)까지 연장될 수 있다. .
도 16은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 16을 참고하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제2 소자 분리 영역(203)의 높이는 필드 절연막(105)의 상면보다 위로 돌출된 핀형 액티브 패턴(F)의 높이와 실질적으로 동일할 수 있다.
도 16에서, 핀형 액티브 패턴(F)의 상면을 기준으로, 제2 소오스 영역(220)의 깊이와, 제2 드레인 영역(225)의 깊이와, 제2 스터드 영역(250)의 깊이는 제2 소자 분리 영역(203)의 깊이와 동일한 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 17은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 17을 참고하면, 본 발명의 제12 실시예에 따른 반도체 장치에서, 제2 게이트 절연막(242)은 제2 게이트 전극(240)과 제2 게이트 스페이서(245) 사이에 배치되지 않을 수 있다.
또한, 제2 게이트 절연막(242)은 제2 게이트 스페이서(245)의 측벽을 따라서 형성되지 않을 수 있다.
도 18은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 18을 참고하면, 본 발명의 제13 실시예에 따른 반도체 장치(13)는 제1 채널층(130)과, 제1 게이트 전극(140)과, 제1 소오스 영역(120)과, 제1 바디 영역(110)과, 제1 드레인 영역(125)과, 제1 드리프트 영역(115)과, 제1 소자 분리 영역(103)과, 제1 스터드 영역(150)과, 제3 게이트 전극(340)과, 제3 소오스 영역(320)과, 제3 바디 영역(310)과, 제3 드레인 영역(325)과, 제3 드리프트 영역(315)과, 제3 소자 분리 영역(303) 등을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
이하에서, 제1 영역(I)에는 P형 소오스/드레인 영역을 갖는 소자가 형성될 수 있고, 제2 영역(II)에는 N형 소오스/드레인 영역을 갖는 소자가 형성되는 것으로 설명한다. 그러나, 제1 영역(I)에는 N형 소오스/드레인 영역을 갖는 소자가 형성되고, 제2 영역(II)에는 P형 소오스/드레인 영역을 갖는 소자가 형성될 수 있음은 자명하다.
제1 채널층(130)과, 제1 게이트 전극(140)과, 제1 소오스 영역(120)과, 제1 바디 영역(110)과, 제1 드레인 영역(125)과, 제1 드리프트 영역(115)과, 제1 소자 분리 영역(103)과, 제1 스터드 영역(150) 등은 제1 영역(I)에 배치될 수 있다.
제1 영역(I)에 대한 설명은 도 1 및 도 2를 이용하여 설명한 것과 실질적으로 동일하므로, 생략한다.
또한, 제3 게이트 전극(340)과, 제3 소오스 영역(320)과, 제3 바디 영역(310)과, 제3 드레인 영역(325)과, 제3 드리프트 영역(315)과, 제3 소자 분리 영역(303) 등은 제2 영역(II)에 배치될 수 있다.
제3 소자 분리 영역(303)은 기판(100) 내에 형성될 수 있다. 제3 소자 분리 영역(303)은 제3 소오스 영역(320)과 제3 드레인 영역(325)을 분리하도록 형성될 수 있다. 제3 소자 분리 영역(303)은 제3 게이트 전극(340)과 제3 드레인 영역(325)이 이격되어 분리되도록 할 수 있다.
제3 게이트 전극(340)은 기판(100) 상에 형성될 수 있다. 제3 게이트 전극(340)은 제1 게이트 전극(140)과 같이 분리되지 않을 수 있다. 즉, 제3 게이트 전극(340)은 개구부를 포함하지 않을 수 있다.
제3 게이트 전극(340)의 일부는 제3 소자 분리 영역(303)과 오버랩될 수 있다. 제3 게이트 전극(340)은 필드 플레이트의 역할을 하여, 제3 소자 분리 영역(303) 주변에 전계 집중을 경감시킬 수 있다.
제3 게이트 전극(340)과 기판(100)의 상면 사이에, 기판(100)과 격자 상수가 다른 물질을 포함하는 반도체 층이 개재되지 않을 수 있다. 즉, 본 발명의 제13 실시예에 따른 반도체 장치(13)에서, 제1 영역(I)에 형성된 소자의 채널 영역은 기판(100)과 다른 격자 상수를 갖는 제1 채널층(130)일 수 있지만, 제2 영역(II)에 형성된 소자의 채널 영역은 기판(100)의 일부일 수 있다.
제3 게이트 전극(340)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄화 티타늄(TiC), 탄화 탄탈륨(TaC), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(140)이 실리콘을 포함할 경우, 제1 게이트 전극(140)은 실리사이드 물질을 포함할 수 있다.
제3 게이트 절연막(342)은 기판(100)과 제3 게이트 전극(340) 사이에 형성될 수 있다. 제3 게이트 절연막(142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 질화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제3 게이트 스페이서(345)는 제3 게이트 전극(340)의 측벽 상에 형성될 수 있다.
제3 소오스 영역(320)은 제3 게이트 전극(340)의 일측에 형성되고, 제3 드레인 영역(325)은 제3 게이트 전극(340)의 타측에 형성될 수 있다.
제3 바디 영역(310)은 제3 게이트 전극(340)의 일측에 형성될 수 있다. 구체적으로, 제3 바디 영역(310)은 제3 소오스 영역(320)의 하부에, 제3 소오스 영역(320)을 둘러싸도록 형성될 수 있다.
제3 바디 영역(310)은 제3 소오스 영역(320) 및 제3 드레인 영역(325)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
제3 바디 컨택 영역(312)은 제3 소오스 영역(320)에 인접하여, 제3 바디 영역(310) 내에 형성될 수 있다. 제3 바디 컨택 영역(312)은 제3 바디 영역(310)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제3 드리프트 영역(315)은 제3 드레인 영역(325)의 하부에, 제3 드레인 영역(325)을 둘러싸도록 형성될 수 있다. 제3 드리프트 영역(315)은 제3 소자 분리 영역(303)과 오버랩될 수 있다.
즉, 제3 드리프트 영역(315)은 제3 드레인 영역(325)뿐만 아니라, 제3 소자 분리 영역(303)도 감싸도록 형성될 수 있다. 제3 소자 분리 영역(303)은 제3 드리프트 영역(315) 내에 배치될 수 있다.
제3 드리프트 영역(315)은 제3 소오스 영역(320) 및 제3 드레인 영역(325)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 18 에서, 제3 드리프트 영역(315)과 제3 바디 영역(310)은 서로 간에 접촉하는 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 19는 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 18을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 19를 참고하면, 본 발명의 제14 실시예에 따른 반도체 장치(14)는 제3 드리프트 영역(315) 내에 배치되고, 제3 드리프트 영역(315) 및 제3 바디 영역(310)보다 불순물의 농도가 높은 제3 스터드 영역(350)을 더 포함할 수 있다.
제3 게이트 전극(340)은 제5 게이트 라인(340a)과, 제5 게이트 라인(340a)와 전기적으로 연결되는 제6 게이트 라인(340b)을 포함할 수 있다.
제3 게이트 전극(340)은 제5 게이트 라인(340a) 및 제6 게이트 라인(340b) 사이에 형성되는 제3 개구부(341)를 포함할 수 있다.
제5 게이트 라인(340a)은 제3 소자 분리 영역(303)과 오버랩되지 않지만, 제6 게이트 라인(340b)은 제3 소자 분리 영역(303)과 오버랩될 수 있다. 좀 더 구체적으로, 제6 게이트 라인(340b)의 일부는 제3 소자 분리 영역(303)과 오버랩될 수 있다.
제3 개구부(341)는 제3 바디 영역(310)과 오버랩되지 않지만, 제3 드리프트 영역(315)과 오버랩될 수 있다.
제3 스터드 영역(350)은 제3 개구부(341)와 대응되는 위치의 기판(100) 내에 배치될 수 있다. 즉, 제3 스터드 영역(350)은 제5 게이트 라인(340a)과 제6 게이트 라인(340b) 사이의 기판(100) 내에 형성될 수 있다.
제3 스터드 영역(350)은 제3 소자 분리 영역(303)과 이격되고, 오버랩되지 않을 수 있다. 제3 스터드 영역(350)의 깊이는 제3 소자 분리 영역(303)의 깊이보다 얕을 수 있다.
제3 스터드 영역(350)은 전기적 신호가 전달되거나, 전원이 공급되는 배선 등과 전기적으로 연결되지 않아, 플로팅 상태일 수 있다.
도 19에서, 제3 스터드 영역(350)은 제3 소오스 영역(320) 및 제3 드레인 영역(325)과 동일한 N형의 고농도 불순물 영역인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 20은 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 20을 참고하면, 본 발명의 제15 실시예에 따른 반도체 장치(15)는 제3 내지 제6 활성 영역(100c, 100d, 100e, 100f)과, 제4 게이트 전극(440) 등을 포함할 수 있다.
기판(100)은 제3 내지 제6 활성 영역(100c, 100d, 100e, 100f)을 포함할 수 있다. 제3 내지 제6 활성 영역(100c, 100d, 100e, 100f)은 기판(100) 내에 형성된 제4 소자 분리 영역(403)에 의해 분리될 수 있다.
제4 소자 분리 영역(403)은 제6 방향(Y3)으로 길게 연장되는 제1 부분(403a)와, 제5 방향(X3)으로 길게 연장되는 제2 부분(403b)을 포함할 수 있다.
제3 활성 영역(100c) 및 제4 활성 영역(100d)은 제4 소자 분리 영역의 제1 부분(403a)에 의해 분리되고, 제5 활성 영역(100e) 및 제6 활성 영역(100f)은 제4 소자 분리 영역의 제1 부분(403a)에 의해 분리될 수 있다.
또한, 제3 활성 영역 및 제5 활성 영역(100e)은 제4 소자 분리 영역의 제2 부분(403b)에 의해 분리되고, 제4 활성 영역 및 제6 활성 영역(100f)은 제4 소자 분리 영역의 제2 부분(403b)에 의해 분리될 수 있다.
제3 활성 영역(100c) 및 제4 활성 영역(100d)과, 제5 활성 영역(100e) 및 제6 활성 영역(100f)은 각각 제5 방향(X3)으로 배열될 수 있다. 다른 측면에서, 제3 활성 영역(100c) 및 제5 활성 영역(100e)과, 제4 활성 영역(100d) 및 제6 활성 영역(100f)은 각각 제6 방향(Y3)으로 배열될 수 있다.
제4 게이트 전극(440)은 제6 방향(Y3)으로 각각 연장되는 제7 게이트 라인(440a) 및 제8 게이트 라인(440b)을 포함할 수 있다. 제7 게이트 라인(440a) 및 제8 게이트 라인(440b)은 서로 나란하게 배치될 수 있다.
제4 게이트 전극(440)은 제7 게이트 라인(440a)과 제8 게이트 라인(440b)을 연결하는 복수의 제2 연결 게이트(440c)를 포함할 수 있다. 제2 연결 게이트(440c)가 제7 게이트 라인(440a)과 제8 게이트 라인(440b)를 연결함으로써, 제7 게이트 라인(440a)과 제8 게이트 라인(440b)은 전기적으로 연결될 수 있다. 제2 연결 게이트(440c)은 제4 소자 분리 영역(403)과 오버랩되지 않을 수 있다.
제4 게이트 전극(440)은 제7 게이트 라인(440a)과, 제8 게이트 라인(440b)과, 복수의 제2 연결 게이트(440c)으로 둘러싸인 제4 개구부(441)을 포함할 수 있다. 제4 개구부(441)는 제7 게이트 라인(440a) 및 제8 게이트 라인(440b) 사이에 정의될 수 있다. 제4 게이트 전극(440)은 제4 개구부(441)의 외주를 연속적으로 둘러싸는 형상일 수 있다.
제7 게이트 라인(440a)은 제3 활성 영역(100c)과 제5 활성 영역(100e)을 가로질러 형성될 수 있다.
제8 게이트 라인(440b)은 제3 활성 영역(100c)과 제5 활성 영역(100e)을 가로질러 형성될 수 있다. 그러나, 제8 게이트 라인(440b)의 일부는 제4 소자 분리 영역(403)과 오버랩될 수 있다.
제1 P형 불순물 영역(PSD)를 제3 내지 제6 활성 영역(100c, 100d, 100e, 100f) 내에 형성함으로써, 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 소오스 영역이 각각 형성되고, 제4 활성 영역(100d) 및 제6 활성 영역(100f) 내에 드레인 영역이 각각 형성될 수 있다.
제1 N형 불순물 영역(NSD)를 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 형성함으로써, 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 바디 컨택 영역이 각각 형성될 수 있다.
제1 N형 웰 영역(NW)을 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 형성함으로써, 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 바디 영역이 각각 형성될 수 있다.
제1 P형 웰 영역(PW)을 제3 내지 제6 활성 영역(100c, 100d, 100e, 100f) 내와, 제4 소자 분리 영역(403)의 하부에 형성함으로써, 제3 활성 영역(100c) 및 제4 활성 영역(100d)에 걸쳐 드리프트 영역이 형성되고, 제5 활성 영역(100e) 및 제6 활성 영역(100f)에 걸쳐 드리프트 영역이 형성될 수 있다.
제1 스터드 부분(STUD)을 제4 개구부(441)에 의해 노출되는 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 형성함으로써, 제3 활성 영역(100c) 및 제5 활성 영역(100e) 내에 스터드 영역이 각각 형성될 수 있다.
제1 스터드 부분(STUD)은 제1 P형 불순물 영역(PSD)의 일부일 수 있지만, 이에 제한되는 것은 아니다. 제1 스터드 부분(STUD)은 제1 P형 불순물 영역(PSD)의 일부일 경우, 소오스 영역과, 드레인 영역과, 스터드 영역은 동일 제조 공정 단계에서 형성될 수 있다.
이를 통해, 제3 활성 영역(100c)과, 제4 활성 영역(100d) 내에 형성된 불순물 영역 및 제4 게이트 전극(440)을 포함하는 제1 소자가 형성될 수 있고, 제5 활성 영역(100e)과, 제6 활성 영역(100f) 내에 형성된 불순물 영역 및 제4 게이트 전극(440)을 포함하는 제2 소자가 형성될 수 있다.
즉, 제1 소자 및 제2 소자는 서로 동일한 제4 게이트 전극(440)을 공유하고, 제1 소자 및 제2 소자는 각각 동일한 P형 소오스/드레인 영역을 갖는 소자일 수 있다.
도 21은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다. 설명의 편의상, 도 20을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 21을 참고하면, 본 발명의 제16 실시예에 따른 반도체 장치(16)에서, 제4 게이트 전극(440)은 제3 활성 영역(100c) 및 제5 활성 영역(100e) 사이에서, 제7 게이트 라인(440a) 및 제8 게이트 라인(440b)을 연결하는 제2 연결 게이트(440c)를 포함한다.
즉, 제2 연결 게이트(440c)는 제3 활성 영역(100c) 및 제5 활성 영역(100e)사이의 제4 소자 분리 영역의 제2 부분(403b)과 중첩될 수 있다.
이에 따라, 제4 개구부(441)는 제3 활성 영역(100c)과 오버랩되는 제1 부분과, 제5 활성 영역(100e)과 오버랩되는 제2 부분으로 분리될 수 있다.
도 22는 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다. 설명의 편의상, 도 21을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 22를 참고하면, 본 발명의 제17 실시예에 따른 반도체 장치(17)에서, 제4 게이트 전극(440)은 P형 소오스/드레인 영역을 갖는 제1 소자와, N형 소오스/드레인 영역을 갖는 제2 소자에 의해 공유될 수 있다.
즉, 제3 활성 영역(100c)과, 제4 활성 영역(100d) 내에 형성된 불순물 영역 및 제4 게이트 전극(440)을 포함하는 제1 소자는 P형 소오스/드레인 영역을 갖는 소자이고, 제5 활성 영역(100e)과, 제6 활성 영역(100f) 내에 형성된 불순물 영역 및 제4 게이트 전극(440)을 포함하는 제2 소자는 N형 소오스/드레인 영역을 갖는 제2 소자일 수 있다.
이하에서, 도 23 내지 도 26을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 시스템에 대해 설명한다.
도 23은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 23을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템은 배터리(1410), PMIC(power management IC)(1420), 다수의 모듈(1431~1444)를 포함할 수 있다. PMIC(1420)는 배터리(1410)로부터 전압을 제공받아서 각각의 모듈(1431~1444)에 필요한 크기의 전압 레벨로 변환하여, 각 모듈(1431~1444)에 제공한다. PMIC(1420)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 24는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 24를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템은 휴대단말기일 수 있다. 휴대단말기는 컨트롤러(510), PMIC(512), 배터리(515), 신호 처리부(523), 오디오 처리부(525), 메모리(530), 표시부(550) 등을 포함할 수 있다.
키패드(527)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능키들을 포함한다.
신호 처리부(523)는 휴대단말기의 무선 통신 기능을 수행하며, RF부와 모뎀(MODEM)을 포함할 수 있다. RF부는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF수신기 등을 포함한다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기 및 RF부에서 수신되는 신호를 복조 및 복호화하는 수신기 등을 포함한다.
오디오 처리부(525)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함한다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리한다. 또한, 오디오 처리부(525)는 모뎀에서 수신되는 디지털 오디오신호를 상기 오디오 코덱을 통해 아날로그신호를 변환하여 재생하거나 또는 마이크로부터 발생되는 아날로그 오디오 신호를 상기 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행한다. 코덱은 별도로 구비되거나 휴대단말기의 제어부(510)에 포함될 수 있다.
메모리(530)는 롬(ROM)과 램(RAM)로 구성된다. 메모리부(30)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(550)는 영상신호 및 사용자 데이터를 화면으로 표시하거나 통화수행과 관련된 데이터를 표시한다. 이때, 표시부(550)는 LCD(Liquid Crystal Display) 또는 OLED(Organic Light Emitting Diodes)등으로 이루어질 수 있다. LCD 또는 OLED를 터치스크린(Touch Screen)방식으로 구현하는 경우, 표시부(550)는 키패드(527)와 함께 휴대단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(510)는 휴대단말기의 전반적인 동작을 제어하는 기능을 수행한다. 제어부(510)는 PMIC(512)를 포함할 수 있다. PMIC(512)는 배터리(515)로부터 전압을 제공받아서 필요한 크기의 전압 레벨로 변환한다. PMIC(512)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 25 및 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 또 다른 반도체 시스템이다. 도 25는 태블릿 PC이고, 도 26은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103, 203, 303, 403: 소자 분리 영역
105: 필드 절연막 110, 210, 310: 바디 영역
115, 215, 315: 드리프트 영역 120, 220, 320: 소오스 영역
125, 225, 325: 드레인 영역 130, 230: 채널층
140, 240, 340, 440: 게이트 전극 141, 241, 341, 441: 개구부
150, 250, 350: 스터드 영역

Claims (20)

  1. 기판 상에 상기 기판과 다른 격자 상수를 갖는 물질을 포함하는 채널층;
    상기 채널층 상의 제1 게이트 전극;
    상기 제1 게이트 전극의 일측에 배치되는 제1 도전형의 제1 소오스 영역;
    상기 제1 소오스 영역의 하부에 배치되고, 상기 제1 소오스 영역을 둘러싸는 제2 도전형의 제1 바디 영역;
    상기 제1 게이트 전극의 타측에 배치되는 제1 도전형의 제1 드레인 영역;
    상기 제1 드레인 영역의 하부에 배치되고, 상기 제1 드레인 영역을 둘러싸는 제1 도전형의 제1 드리프트 영역; 및
    상기 채널층 및 상기 제1 드리프트 영역 내에 배치되고, 상기 제1 드리프트 영역보다 불순물의 농도가 높은 제1 스터드 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 스터드 영역의 깊이는 상기 채널층의 상면으로부터 상기 제1 드리프트 영역의 바닥면까지의 깊이보다 얕은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 스터드 영역과 상기 제1 드레인 영역은 서로 이격되어 비오버랩되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 드리프트 영역 내에 형성되는 소자 분리 영역을 더 포함하고,
    상기 소자 분리 영역은 상기 제1 게이트 전극의 일부와 오버랩되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 스터드 영역의 깊이는 상기 소자 분리 영역의 깊이보다 얕은 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 전극은 개구부를 포함하고,
    상기 제1 스터드 영역은 상기 개구부에 대응되는 상기 채널층 및 상기 제1 드리프트 영역 내에 형성되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 전극은 상기 개구부의 외주를 연속적으로 둘러싸는 형상인 반도체 장치.
  8. 제1 항에 있어서,
    상기 기판은 제1 영역과, 제2 영역을 포함하고,
    상기 채널층 및 상기 제1 게이트 전극은 상기 제1 영역에 배치되고,
    상기 제2 영역에서, 상기 기판 상의 제2 게이트 전극과, 상기 제2 게이트 전극의 일측에 배치되는 제2 도전형의 제2 소오스 영역과, 상기 제2 소오스 영역의 하부에 배치되고 상기 제2 소오스 영역을 둘러싸는 제1 도전형의 제2 바디 영역과, 상기 제2 게이트 전극의 타측에 배치되는 제2 도전형의 제2 드레인 영역과, 상기 제2 드레인 영역의 하부에 배치되고 상기 제2 드레인 영역을 둘러싸는 제2 도전형의 제2 드리프트 영역을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 기판과 상기 제2 게이트 전극 사이에, 상기 기판과 격자 상수가 다른 반도체 층을 비포함하는 반도체 장치.
  10. 기판 상의 게이트 전극으로, 상기 게이트 전극은 개구부와, 상기 개구부의 양측에 배치되는 제1 게이트 라인 및 제2 게이트 라인을 포함하는 게이트 전극;
    상기 게이트 전극의 일측에 배치되고, 상기 개구부와 비오버랩되는 제1 도전형의 소오스 영역;
    상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역;
    상기 게이트 전극의 타측에 배치되고, 상기 개구부와 비오버랩되는 제1 도전형의 드레인 영역;
    상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역을 둘러싸는 제1 도전형의 드리프트 영역;
    상기 드리프트 영역 내에 배치되고, 상기 제2 게이트 라인의 일부와 중첩되는 소자 분리 영역; 및
    상기 개구부와 대응되는 위치의 상기 드리프트 영역 내에 배치되고, 상기 바디 영역 및 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 스터드 영역은 상기 드리프트 영역 내에 배치되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 배치되는 채널층을 더 포함하고,
    상기 채널층은 상기 기판과 다른 격자 상수를 갖는 물질을 포함하는 반도체 장치.
  13. 기판 상의 핀형 액티브 패턴;
    상기 기판 상에, 상기 핀형 액티브 패턴의 측벽 일부를 감싸는 필드 절연막;
    상기 핀형 액티브 패턴 내에 배치되는 소자 분리 영역;
    상기 필드 절연막 상에, 상기 핀형 액티브 패턴과 교차하도록 배치되고, 제1 게이트 라인 및 제2 게이트 라인을 포함하는 게이트 전극으로, 상기 제2 게이트 라인의 일부는 상기 소자 분리 영역과 오버랩되고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에 상기 소자 분리 영역은 비배치되는 게이트 전극;
    상기 게이트 전극을 중심으로, 상기 게이트 전극의 일측 및 타측에 배치되는 제1 도전형의 소오스 영역 및 드레인 영역;
    상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 감싸는 제2 도전형의 바디 영역;
    상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역 및 상기 소자 분리 영역을 감싸는 제1 도전형의 드리프트 영역; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이의 상기 드리프트 영역 내에 배치되고, 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 핀형 액티브 패턴은 일 방향으로 길게 연장되고,
    상기 일 방향을 따라 절단한 단면도 상에서, 상기 소오스 영역은 상기 바디 영역에 의해 감싸이고, 상기 드레인 영역 및 상기 소자 분리 영역은 상기 드리프트 영역에 의해 감싸이는 반도체 장치.
  15. 제13 항에 있어서,
    상기 핀형 액티브 패턴의 상면 상에 배치되는 채널층을 더 포함하고,
    상기 채널층은 상기 핀형 액티브 패턴과 다른 격자 상수를 갖는 물질을 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 소자 분리 영역의 높이는 상기 필드 절연막의 상면 위로 돌출된 상기 핀형 액티브 패턴의 높이보다 높거나 같은 반도체 장치.
  17. 제13 항에 있어서,
    상기 스터드 영역의 깊이는 상기 소자 분리 영역의 깊이보다 얕은 반도체 장치.
  18. 제13 항에 있어서,
    상기 소오스 영역과, 상기 드레인 영역과, 상기 스터드 영역은 각각 상기 핀형 액티브 패턴의 상면 및 측벽 상에 형성되는 에피층을 더 포함하는 반도체 장치.
  19. 제13 항에 있어서,
    상기 핀형 액티브 패턴 내에 형성되는 제1 내지 제3 리세스를 더 포함하고,
    상기 소오스 영역은 상기 제1 리세스를 채우는 제1 에피층을 포함하고,
    상기 드레인 영역은 상기 제2 리세스를 채우는 제2 에피층을 포함하고,
    상기 스터드 영역은 상기 제3 리세스를 채우는 제3 에피층을 포함하는 반도체 장치.
  20. 기판 내의 소자 분리 영역;
    상기 소자 분리 영역을 사이에 두고, 제1 방향으로 배치되는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 활성 영역을 가로지르는 제1 게이트 라인;
    상기 제1 게이트 라인과 전기적으로 연결되고, 상기 제1 게이트 라인과 나란하게 상기 제2 방향으로 연장되고, 상기 제1 활성 영역을 가로지르는 제2 게이트 라인으로, 상기 제2 게이트 라인의 일부는 상기 소자 분리 영역과 오버랩되는 제2 게이트 라인;
    상기 제1 게이트 라인의 일측의 제1 활성 영역 내에 배치되는 제1 도전형의 소오스 영역;
    상기 소오스 영역의 하부에 배치되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역;
    상기 제2 활성 영역에 배치되는 제1 도전형의 드레인 영역;
    상기 드레인 영역의 하부에 배치되고, 상기 드레인 영역을 둘러싸는 제1 도전형의 드리프트 영역으로, 상기 드리프트 영역의 일부는 상기 소자 분리 영역 및 상기 제1 활성 영과 오버랩되는 드리프트 영역; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 사이에, 상기 제1 활성 영역의 상기 드리프트 영역 내에 배치되고, 상기 드리프트 영역보다 불순물의 농도가 높은 스터드 영역을 포함하는 반도체 장치.
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