CN105609557B - 半导体装置 - Google Patents

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Abstract

提供了半导体装置，所述半导体装置包括：沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；第一栅电极，位于沟道层上；第一导电类型的第一源区，位于第一栅电极的第一侧处；第二导电类型的第一主体区，位于第一源区下方并且与第一源区接触；第一导电类型的第一漏区，设置在第一栅电极的第二侧处；第一导电类型的第一漂移区，位于第一漏区下方并且与第一漏区接触；第一柱区，位于沟道层和第一漂移区中。第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。

Description

半导体装置
本申请要求于2014年11月19日在韩国知识产权局提交的第10-2014-0161945号韩国专利申请的优先权和所有权益，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思的示例实施例涉及半导体装置。
背景技术
与双极晶体管相比，典型的功率MOS场效应晶体管(MOSFET)具有包括较高的功率增益和较简单的栅极驱动电路在内的优点。另外，当功率MOSFET截止时，不存在由少数载流子的累积或复合而引起的时间延迟。因此，功率MOSFET广泛用在控制功能、逻辑功能和电源开关功能过程中。
功率MOSFET的示例是诸如横向DMOS(LDMOS)或漏极延伸MOSFET的使用双扩散技术的双扩散MOSFET(DMOS)。
发明内容
本发明构思的示例实施例涉及半导体装置。
本发明构思的示例实施例提供具有低的阈值电压和/或减小的导通电阻Ron的半导体装置。
本发明构思的示例实施例还提供在保持击穿电压(BV)特性的同时具有减小的导通电阻Ron的半导体装置。
根据本发明构思的示例实施例，提供一种半导体装置，该半导体装置包括：沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；第一栅电极，位于沟道层上；第一导电类型的第一源区，位于第一栅电极的第一侧处；第一导电类型的第一漏区，位于第一栅电极的第二侧处。基底包括：第二导电类型的第一主体区，位于第一源区下方，第一主体区与第一源区的底表面和至少一个侧壁接触；第一导电类型的第一漂移区，位于第一漏区下方，第一漂移区与第一漏区的底表面和至少一个侧壁接触。半导体装置还包括位于沟道层和第一漂移区中的第一柱区，第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。
在本发明构思的示例实施例中，第一柱区的深度比从沟道层的顶表面延伸到第一柱区的底表面的深度小。
在本发明构思的示例实施例中，第一柱区和第一漏区彼此分隔开并且彼此不叠置。
在本发明构思的示例实施例中，半导体装置还可以包括位于第一漂移区中的隔离区。隔离区与第一栅电极的一部分叠置。
在本发明构思的示例实施例中，第一柱区的深度比隔离区的深度小。
在本发明构思的示例实施例中，第一栅电极可以包括开口，第一柱区可以位于沟道层和第一漂移区中以对应于开口。
在本发明构思的示例实施例中，第一栅电极可以在开口的外围周围延伸。
在本发明构思的示例实施例中，第一栅电极可以覆盖第一柱区。
在本发明构思的示例实施例中，基底包括第一区域和第二区域，沟道层和第一栅电极位于第一区域中，半导体装置还包括：第二栅电极，在基底上位于第二区域中；第二导电类型的第二源区，位于第二栅电极的第一侧处；第一导电类型的第二主体区，位于第二源区下方，第二主体区与第二源区的底表面和至少一个侧壁接触；第二导电类型的第二漏区，位于第二栅电极的第二侧处，第二导电类型的第二漂移区，位于第二漏区下方，第二漂移区与第二漏区的底表面和至少一个侧壁接触。
在本发明构思的示例实施例中，晶格常数与基底的晶格常数不同的半导体层可以不包括在基底和第二栅电极之间。
在本发明构思的示例实施例中，半导体装置还可以包括位于第二漂移区中的第二柱区，第二柱区具有比第二漂移区的杂质浓度高的杂质浓度。
在本发明构思的示例实施例中，第一柱区具有第一导电类型。
在本发明构思的示例实施例中，第一柱区的杂质浓度、第一源区的杂质浓度和第一漏区的杂质浓度基本相等。
在本发明构思的示例实施例中，第一柱区具有第二导电类型。
在本发明构思的示例实施例中，第一柱区是电浮置的。
在本发明构思的示例实施例中，基底包括硅，沟道层包括硅锗。
在本发明构思的示例实施例中，基底包括至少一个翅型有源图案，第一栅电极跨过所述至少一个翅型有源图案延伸。
根据本发明构思的示例实施例，提供一种半导体装置，该半导体装置包括：栅电极，位于基底上，栅电极包括开口以及位于开口的相对侧处的第一栅极线和第二栅极线；第一导电类型的源区，位于栅电极的第一侧处并且不与开口叠置；第一导电类型的漏区，位于栅电极的第二侧处并且不与开口叠置。基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方，漂移区与漏区的底表面和至少一个侧壁接触。半导体装置还包括：隔离区，位于漂移区中并且与第二栅极线的一部分叠置；柱区，位于基底中以对应于开口，柱区具有比主体区的杂质浓度和漂移区的杂质浓度高的杂质浓度。
在本发明构思的示例实施例中，柱区位于漂移区中。
在本发明构思的示例实施例中，柱区与隔离区分隔开并且不与隔离区叠置。
在本发明构思的示例实施例中，柱区的深度比隔离区的深度小。
在本发明构思的示例实施例中，半导体装置还可以包括位于基底和栅电极之间的沟道层。沟道层包括晶格常数与基底的晶格常数不同的材料。
在本发明构思的示例实施例中，柱区穿过沟道区延伸并且延伸到漂移区。
在本发明构思的示例实施例中，源区位于第一栅极线的第一侧处，开口位于第一栅极线的第二侧处。
在本发明构思的示例实施例中，漏区位于第二栅极线的第一侧处，开口位于第二栅极线的第二侧处。
在本发明构思的示例实施例中，基底包括至少一个翅型有源图案，第一栅极线和第二栅极线跨过至少一个翅型有源图案延伸，隔离区位于所述至少一个翅型有源图案中。
根据本发明构思的示例实施例，提供一种半导体装置，该半导体装置包括：至少一个翅型有源图案，位于基底上；场绝缘层，位于基底上，场绝缘层围绕所述至少一个翅型有源图案的侧壁的部分；隔离区，位于所述至少一个翅型有源图案中；栅电极，位于场绝缘层上以跨过至少一个翅型有源图案延伸，栅电极包括第一栅极线和第二栅极线，第一栅极线的一部分与隔离区叠置，隔离区不位于第一栅极线和第二栅极线之间；第一导电类型的源区和漏区，分别位于栅电极的第一侧和第二侧处。基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方，漂移区与漏区和隔离区的底表面和至少一个侧壁接触。半导体装置还包括位于漂移区中并在第一栅极线和第二栅极线之间的柱区，柱区具有比漂移区的杂质浓度高的杂质浓度。
在本发明构思的示例实施例中，所述至少一个翅型有源图案沿第一方向延伸，并且在沿着第一方向截取的剖视图中，源区在主体区内凹进，漏区和隔离区在漂移区内凹进。
在本发明构思的示例实施例中，半导体装置还可以包括位于所述至少一个翅型有源图案的顶表面上的沟道层，沟道层包括晶格常数与至少一个翅型有源图案的晶格常数不同的材料。
在本发明构思的示例实施例中，隔离区的高度大于或等于所述至少一个翅型有源图案从场绝缘层的顶表面突出的高度。
在本发明构思的示例实施例中，隔离区的高度基本等于所述至少一个翅型有源图案的高度。
在本发明构思的示例实施例中，柱区的深度比隔离区的深度小。
在本发明构思的示例实施例中，源区、漏区和柱区还包括外延层，外延层分别位于所述至少一个翅型有源图案的顶表面和侧壁上。
在本发明构思的示例实施例中，半导体装置还可以包括位于所述至少一个翅型有源图案中的第一凹进部、第二凹进部和第三凹进部。源区包括填充第一凹进部的第一外延层，漏区包括填充第二凹进部的第二外延层，柱区包括填充第三凹进部的第三外延层。
根据本发明构思的示例实施例，提供一种半导体装置，该半导体装置包括：隔离区，位于基底中；第一有源区和第二有源区，在第一方向上并且使隔离区置于第一有源区和第二有源区之间；第一栅极线，沿与第一方向不同的第二方向延伸，第一栅极线跨过第一有源区延伸；第二栅极线，电连接到第一栅极线，第二栅极线沿第二方向延伸以与第一栅极线平行并且跨过第一有源区，第二栅极线具有与隔离区叠置的部分；第一导电类型的源区，在第一栅极线的第一侧处位于第一有源区中；第一导电类型的漏区，位于第二有源区中。基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方。漂移区与漏区的底表面和至少一个侧壁接触。漂移区具有与隔离区和第一有源区叠置的部分。半导体装置包括：柱区，位于第一有源区的漂移区中并在第一栅极线和第二栅极线之间，柱区具有比漂移区的杂质浓度高的杂质浓度。
在本发明构思的示例实施例中，半导体装置还可以包括连接彼此面对的第一栅极线的一端和第二栅极线的一端的栅极连接线。
在本发明构思的示例实施例中，半导体装置还可以包括连接第一栅极线和第二栅极线的多条栅极连接线。
在本发明构思的示例实施例中，第一栅极线、第二栅极线和多条栅极连接线彼此连接以限定开口，柱区在第一有源区中位于开口下方。
在本发明构思的示例实施例中，半导体装置还可以包括位于第一有源区的顶表面上的沟道层，沟道层包括晶格常数与基底的晶格常数不同的材料。
在本发明构思的示例实施例中，柱区穿过沟道层延伸并且延伸到漂移区。
在本发明构思的示例实施例中，半导体装置还可以包括：第三有源区和第四有源区，沿第一方向布置并且使隔离区置于第三有源区和第四有源区之间。第一有源区和第三有源区布置在第二方向上，第二有源区和第四有源区布置在第二方向上，第一栅极线和第二栅极线分别延伸到第三有源区和第四有源区。
在本发明构思的示例实施例中，半导体装置还可以包括在第一有源区和第三有源区之间连接第一栅极线和第二栅极线的栅极连接线。
根据示例实施例，提供一种包括具有主体区和漂移区的基底的半导体装置。基底包括位于主体区内的源区和位于漂移区内的漏区，其中，源区、漏区和漂移区具有与主体区的导电类型不同的导电类型。半导体装置还包括：柱区，位于漂移区中并在源区和漏区之间，柱区具有比漂移区中的杂质浓度高的杂质浓度；栅电极，在漂移区的与柱区的外围邻近的部分上方延伸。半导体装置还包括沟道层和隔离区中的至少一种，沟道层包括晶格常数与基底的晶格常数不同的材料，隔离区位于漂移区中并且隔离区位于漏区和柱区之间。
在本发明构思的示例实施例中，柱区可以通过栅电极中的开口而暴露。
在本发明构思的示例实施例中，柱区的杂质浓度基本等于源区的杂质浓度和漏区的杂质浓度，或者基本等于主体区的杂质浓度。
在本发明构思的示例实施例中，栅电极可以在柱区上方。
在本发明构思的示例实施例中，基底可以具有彼此分开的第一凹进部、第二凹进部和第三凹进部。源区、漏区和柱区可以分别位于第一凹进部、第二凹进部和第三凹进部内，并且源区的上表面、漏区的上表面和柱区的上表面从基底突出。
附图说明
通过下面结合附图的详细描述，将更清楚地理解示例实施例。图1至图26代表如在此描述的非限制性的示例实施例。
图1是根据本发明构思的示例实施例的半导体装置的概念平面图；
图2是沿着图1的线A-A截取的剖视图；
图3是示出根据本发明构思的示例实施例的半导体装置的图；
图4是示出根据本发明构思的示例实施例的半导体装置的图；
图5是示出根据本发明构思的示例实施例的半导体装置的图；
图6是示出根据本发明构思的示例实施例的半导体装置的图；
图7是示出根据本发明构思的示例实施例的半导体装置的概念平面图；
图8是示出根据本发明构思的示例实施例的半导体装置的透视图；
图9是沿着图8的线B-B截取的剖视图；
图10是沿着图8的线C-C截取的剖视图；
图11和图12是示出根据本发明构思的示例实施例的半导体装置的图；
图13和图14是示出根据本发明构思的示例实施例的半导体装置的图；
图15是示出根据本发明构思的示例实施例的半导体装置的图；
图16是示出根据本发明构思的示例实施例的半导体装置的图；
图17是示出根据本发明构思的示例实施例的半导体装置的图；
图18是示出根据本发明构思的示例实施例的半导体装置的图；
图19是示出根据本发明构思的示例实施例的半导体装置的图；
图20是示出根据本发明构思的示例实施例的半导体装置的概念平面图；
图21是示出根据本发明构思的示例实施例的半导体装置的概念平面图；
图22是示出根据本发明构思的示例实施例的半导体装置的概念平面图；
图23是示出根据本发明构思的示例实施例的半导体系统的框图；
图24是示出根据本发明构思的示例实施例的半导体系统的框图；以及
图25和图26是示出根据本发明构思的示例实施例的半导体装置可以应用于的其它半导体系统的图。
具体实施方式
现在将参照附图更充分地描述各种示例实施例，一些示例实施例示出在附图中。然而，出于描述示例实施例的目的，在此公开的特定结构上和功能上的细节仅是代表性的。因此，本发明可以以许多替代的形式来实施，并且不应该被解释为仅局限于在此阐述的示例实施例。因此，应该理解的是，并不意图将示例实施例限制成所公开的具体形式，而相反，示例实施例将覆盖落在所述范围内的所有修改、等同物和替代方式。
在附图中，为了清晰起见，会夸大层和区域的厚度，并且在对所有附图的描述中同样的标号指示同样的元件。
尽管在此可以使用术语第一、第二等来描述各种元件，但这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一个区分开。例如，在不脱离示例实施例的范围的情况下，第一元件可以被称作第二元件，类似地，第二元件可以被称作第一元件。如在此使用的，术语“和/或”包括一个或更多的相关所列项的任何组合和所有组合。
将理解的是，如果元件被称作“连接”或“结合”到另一元件，则该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，如果元件被称作“直接连接”或“直接结合”到另一元件，则不存在中间元件。应该以类似的方式(解释用于描述元件之间的关系的其它词语例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”等)。
在此使用的术语仅用于描述具体实施例的目的，并不意图对示例实施例限制。如在此使用的，单数形式“一个”、“一种”和“所述(该)”意在也包括复数形式，除非上下文清楚地另有表明。还将应该理解的是，如果在此使用术语“包含”及其变形和/或“包括”及其变形，则说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
为了便于描述，在此可以使用空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”等)，以描述如在附图中示出的一个元件或特征与另一元件或特征之间的关系。将理解的是，空间相对术语意在包含除在附图中描述的方位之外的在使用或操作中的装置的不同方位。例如，如果将附图中的装置翻转，则被描述为在其它元件或特征“下方”或“下面”的元件随后将被定向为在其它元件或特征“上方”。因此，例如，术语“下方”可以包含上方以及下方两者。可以另外定向(旋转90度或者在其它方位观看或参考)所述装置，并且可以对在此使用的空间相对描述符做出相应的解释。
在此参照作为理想实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，由例如制造技术和/或容差导致的图示的形状改变可以是预期的。因此，示例实施例不应该被解释为局限于在此示出的区域的具体形状，而可以包括由于例如制造导致的形状偏差。例如，作为矩形示出的注入区可以具有圆形或弯曲的特征和/或在注入区边缘处的(例如注入浓度的)梯度，而非从注入区到非注入区的突变。同样地，通过注入形成的掩埋区可以导致埋区和可经其发生注入的表面之间的区域中的某些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不必示出装置的区域的实际形状并不限制所述范围。
还应该注意的是，在一些替代实施方式中，注明的功能/作用可能不按附图中注明的顺序发生。
虽然可能没有示出一些剖视图的对应的平面图和/或透视图，但是在此示出的装置结构的剖视图为沿着如将在平面图中示出的两个不同方向和/或沿如将在透视图中示出的三个不同方向延伸的多个装置结构提供支持。这两个不同方向可以相互垂直或可以不相互垂直。这三个不同方向可以包括可与所述两个不同方向垂直的第三方向。多个装置结构可以集成在同一电子装置中。例如，当装置结构(例如存储单元结构或晶体管结构)示出在剖视图中时，电子装置可以包括多个如将由电子装置的平面图所示出的装置结构(例如存储单元结构或晶体管结构)。多个装置结构可以按阵列和/或按二维模式布置。
除非另外定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，术语(诸如在通用词典中被定义的术语)应该被解释为具有与其在相关技术的上下文中的意思一致的意思，不将被解释为理想化或过度正式的意思，除非在此清楚地如此定义。
为了更具体地描述示例实施例，将参照附图详细地描述各种特征。然而，描述的示例实施例不限于此。
在下文中，将就具有P型源/漏区的半导体装置来描述本发明构思的示例实施例。然而，对于本领域普通技术人员而言明显的是，本发明构思的技术精神也可以应用于具有N型源/漏区的半导体装置。例如，本发明构思也可以通过将N型改变成P型来应用于具有N型源/漏区的半导体装置，反之亦然。
本发明构思的示例实施例涉及半导体装置。
在下文中，将参照图1和图2描述根据本发明构思的一些示例实施例的半导体装置。
图1是根据本发明构思的示例实施例的半导体装置的概念平面图，图2是沿着图1的线A-A截取的剖视图。
参照图1和图2，根据本发明构思的示例实施例的半导体装置1可以包括第一沟道层130、第一栅电极140、第一源区120、第一主体区110、第一漏区125、第一漂移区115、第一隔离区103和第一柱区150。
基底100可以包括第一有源区100a和第二有源区100b。另外，第一有源区100a和第二有源区100b可以通过形成在基底100中的第一隔离区103彼此隔离。换言之，第一有源区100a和第二有源区100b可以通过第一隔离区103来限定。
第一隔离区103可以形成为使第一源区120和第一漏区125彼此隔离，将在后面对其描述。第一隔离区103可以使第一栅电极140和第一漏区125彼此分隔开并且彼此隔离。
当向第一漏区125施加高电压时，第一隔离区103可以防止因在第一漏区125和第一栅电极140的与第一漏区125相邻的边缘之间形成的高电场导致对半导体装置的可靠性的劣化。第一隔离区103可以改善半导体装置的击穿电压。
第一隔离区103可以包括例如浅沟槽隔离(STI)区，但不限于此。第一隔离区103可以包括硅局部氧化(LOCOS)区。
第一有源区100a和第二有源区100b可以沿第一方向x1设置，并使第一隔离区103置于第一有源区100a和第二有源区100b之间。
基底100可以包括基体基底和生长在基体基底上的外延层，但不限于此。基底100可以仅包括基体基底，而不包括外延层。基底100可以是用于显示器的硅基底、砷化镓基底、硅锗基底、陶瓷基底、石英基底或玻璃基底。可选择地，基底100可以是绝缘体上硅(SOI)基底。在下面的描述中，将以示例的方式就硅基底来描述示例实施例。另外，基底100可以是第一导电类型(例如，p型)。
第一沟道层130可以形成在基底100上。第一沟道层130可以形成在第一主体区110和第一漂移区115上。
在示出的示例实施例中，第一沟道层130设置在基底100的第一有源区100a的一部分上，但示例实施例不限于此。
例如，一旦第一沟道层130全部地形成在整个第一有源区100a和第二有源区100b上，则在除去第一有源区100a的其它部分时第一沟道层130可以在后续的工艺中仅保留在第一有源区100a的一部分(例如，第一有源区100a的与第一栅电极140叠置的部分或者第一有源区100a的与第一栅电极140和第一柱区150叠置的部分)上。
可选择地，一旦第一沟道层130可以全部地形成在整个第一有源区100a和第二有源区100b上，则第一沟道层130可以在后续的工艺中保留在第一源区120和第一漏区125上。
第一沟道层130可以与使第一有源区100a和第二有源区100b彼此分开的第一隔离区103的侧壁的顶部接触。
第一沟道层130可以包括晶格常数与基底100的晶格常数不同的材料。例如，第一沟道层130可以包括电子和/或空穴迁移率比基底100的电子和/或空穴迁移率高的材料。第一沟道层130可以包括例如硅锗，但示例实施例不限于此。
在图2中，第一沟道层130的顶表面与具有第一源区120和第一漏区125的基底100的顶表面共面，这仅仅是为了便于描述而示出的，但示例实施例不限于此。
第一栅电极140可以形成在基底100上。更详细地，第一栅电极140可以形成在第一沟道层130上。第一沟道层130可以设置在基底100和第一栅电极140之间。
第一栅电极140可以包括分别沿第二方向y1延伸的第一栅极线140a和第二栅极线140b。第一栅极线140a和第二栅极线140b可以彼此平行地布置。
第一栅电极140可以包括连接第一栅极线140a和第二栅极线140b的多个第一连接栅140c。因为第一连接栅140c连接第一栅极线140a和第二栅极线140b，所以第一栅极线140a和第二栅极线140b被电连接。这里，连接栅亦可称作栅极连接线。
第一栅电极140可以包括由第一栅极线140a、第二栅极线140b和多个第一连接栅140c围绕的第一开口141。也就是说，第一开口141可以由第一栅极线140a、第二栅极线140b和多个第一连接栅140c限定。第一栅电极140可以被成形为连续地围绕第一开口141的外周边。第一栅电极140可以沿着或围绕第一开口141的外围形成。
第一栅极线140a可以形成为与第一有源区100a交叉。第一有源区100a可以位于第一栅极线140a的沿第一方向x1的相对侧处。
第二栅极线140b可以形成为与第一有源区100a交叉。第二栅极线140b的一部分可以与第一隔离区103叠置。也就是说，第一有源区100a可以位于第二栅极线140b的沿第一方向x1的一侧处，第一隔离区103可以位于第二栅极线140b的沿第一方向x1的另一侧处。
第一栅电极140的一部分可以与设置在第一有源区100a和第二有源区100b之间的第一隔离区103叠置。第一栅电极140的所述一部分(即，第二栅极线140b的所述一部分)可以与第一隔离区103叠置，从而第一栅电极140可以用作场板。因此，减弱了电场在第一隔离区103周围的集中，从而改善了半导体装置的可靠性。
第一栅电极140可以包括例如多晶硅(poly Si)、非晶硅(α-Si)、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、铝(Al)和钨(W)中的至少一种。当第一栅电极140包括硅(Si)时，第一栅电极140可以包括金属硅化物。
第一栅极绝缘层142可以形成在第一栅电极140下方，即，形成在第一栅电极140和第一沟道层130之间。第一栅极绝缘层142可以包括氧化硅、氮氧化硅、氮化硅和/或介电常数比氮化硅的介电常数高的高k材料。高k材料可以包括例如从由氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌组成的组中选择的至少一种，但不限于此。
在图2中，示出了形成在第一沟道层130上但未沿着第一栅极分隔件145的侧壁形成的第一栅极绝缘层142，但示例实施例不限于此。第一栅极绝缘层142也可以像图9中示出的第二栅极绝缘层242一样沿着第一栅极分隔件145的侧壁形成。
第一栅极分隔件145可以形成在第一栅电极140的侧壁上。第一栅极分隔件145可以形成在第一栅电极140的内侧壁上以及形成在第一栅电极140的外侧壁上。第一开口141可以由形成在第一栅电极140的内侧壁上的第一栅极分隔件145连续地围绕。
第一栅极分隔件145可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和其组合，但示例实施例不限于此。
第一源区120可以形成在第一栅电极140的一侧处。具体地，第一源区120可以形成在第一栅极线140a的一侧处。这里，第一栅极线140a的这一侧可以指不面对第二栅极线140b的一侧。
也就是说，第一开口141可以定位在第一栅极线140a的另一侧处。因此，第一源区120可以不与第一开口141叠置。
第一源区120可以设置在第一有源区100a中。另外，第一源区120可以是升高的源区。
硅化物层可以形成第一源区120上，以降低第一源区120和用于将源电压施加到第一源区120的接触件之间的电阻。
第一主体区110可以形成在第一栅电极140的一侧处。详细地，第一主体区110可以形成第一源区120下方以围绕第一源区120。
第一主体区110可以形成在第一有源区100a中。第一主体区110可以不与第一开口141叠置。
第一主体区110可以具有比第一源区120和第一漏区125的掺杂浓度低的掺杂浓度。这里，掺杂浓度可以是掺杂(注入)到每个区域中的杂质的浓度。第一主体区110可以形成在第一沟道层130下方。
邻近于第一源区120的第一主体接触区112可以形成在第一有源区100a的第一主体区110中。第一主体接触区112可以具有比第一主体区110的掺杂浓度高的掺杂浓度。
第一源极延伸区121可以设置在第一源区120和第一沟道层130之间。第一源极延伸区121可以形成在第一主体区110中。
第一源极延伸区121可以具有比第一源区120和第一漏区125的掺杂浓度低的掺杂浓度。另外，第一源极延伸区121可以具有比第一主体区110和第一漂移区115的掺杂浓度低的掺杂浓度。
第一漏区125可以形成在第一栅电极140的另一侧处。第一漏区125可以形成在第二栅极线140b的一侧处。这里，第二栅极线140b的这一侧可以指不面对第一栅极线140a的一侧。
也就是说，第一开口141可以定位在第二栅极线140b的另一侧处。因此，第一漏区125可以不与第一开口141叠置。
第一漏区125可以设置在第二有源区100b中。另外，第一漏区125可以是升高的漏区。
硅化物层可以形成在第一漏区125上，以降低第一漏区125和作为用于将漏电压施加到第一漏区125的接触件之间的电阻。
第一漂移区115可以形成在第一漏区125下方以围绕第一漏区125。第一漂移区115可以穿过第一隔离区103并且可以延伸到第一有源区100a的一部分。
也就是说，第一漂移区115的一部分可以与位于第一有源区100a和第二有源区100b之间的第一隔离区103以及第一有源区100a的一部分叠置。
第一漂移区115可以形成为围绕第一隔离区103以及第一漏区125。换言之，第一隔离区103可以设置在第一漂移区115中。
第一漂移区115可以具有比第一源区120和第一漏区125的掺杂浓度低的掺杂浓度。
在图2中，示出了第一漂移区115和第一主体区110彼此接触，其仅仅是为了便于描述而提供的，但示例实施例不限于此。
当第一漂移区115和第一主体区110彼此接触时，第一漂移区115和第一主体区110之间的边界的延伸线可以与第一栅极线140a相交。第一漂移区115可以与第一栅电极140的第一开口141叠置。
第一柱区150可以设置在基底100中并被定位成与第一开口141对应。第一柱区150可以对应于第一开口141设置在第一沟道层130和第一漂移区115中。
第一柱区150可以在第一栅极线140a和第二栅极线140b之间设置在第一有源区100a的第一漂移区115中，这是因为第一开口141可以与第一漂移区115叠置。
因为第二栅极线140b的一部分与第一隔离区103叠置，所以第一柱区150可以与第一隔离区103分隔开并且不与第一隔离区103叠置。另外，第一漏区125和第一柱区150可以通过第一隔离区103彼此隔离。
第一柱区150可以穿过第一沟道层130并且可以延伸到第一漂移区115。第一柱区150可以设置在第一漂移区115中。因此，第一柱区150的深度可以比从第一沟道层130的顶表面到第一漂移区115的底表面的深度小。
另外，第一柱区150的深度可以比第一隔离区103的深度小。
第一柱区150可以具有比第一漂移区115和第一主体区110的掺杂浓度高的掺杂浓度。
第一柱区150可以是高浓度杂质区并且是电浮置的。也就是说，可以将电信号发送到第一柱区150，或者第一柱区150可以不电连接到电源线。
虽然图2中未示出，但是第一柱区150可以通过覆盖第一栅电极140的层间绝缘层而与布线电绝缘。
另外，硅化物层可以形成在第一柱区150的顶表面上。在图2中，示出了第一柱区150的顶表面与第一沟道层130的顶表面平行，但示例实施例不限于此。第一柱区150的顶表面可以从第一沟道层130的顶表面升高。
在根据本发明构思的示例实施例的半导体装置1中，第一柱区150可以是P型高浓度杂质区，其与第一源区120和第一漏区125相同。
另外，第一柱区150可以以与制造第一源区120和第一漏区125的工艺相同的制造工艺形成。因此，第一柱区150的杂质浓度可以基本等于第一源区120的杂质浓度和第一漏区125的杂质浓度。
可选择地，第一柱区150可以通过与第一源区120和第一漏区125不同的制造工艺形成，并且第一柱区150的杂质浓度可以与第一源区120的杂质浓度和第一漏区125的杂质浓度不同。
参照图1，P型第一漂移区115可以借由通过第二有源区100b和第一隔离区103与第一有源区100a的一部分形成的掺杂掩模来形成。N型第一主体区110可以借由通过第一有源区100a的所述一部分形成的掺杂掩模来形成，并且可以邻近于第一漂移区115。
另外，N型第一主体接触区112可以借由通过第一有源区100a的所述一部分形成在第一主体区110中的掺杂掩模来形成。P型第一源区120和第一漏区125可以借由通过第一有源区100a和第二有源区100b形成的掺杂掩模来形成。
将给出浓度比第一漂移区115的浓度高的第一柱区150形成在第一漂移区115中的效果的描述。例如，描述基底100是硅，第一沟道层是硅锗。
包括硅锗的第一沟道层130的电子或空穴迁移率比基底100的电子或空穴迁移率高。另外，因为硅锗具有比硅窄的能带隙，所以即使构建的强反转(strong inversion)具有低的栅极偏置，也因此降低了半导体装置的阈值电压。
然而，即使具有降低阈值电压的效果，为了使已经穿过第一沟道层130的电子或空穴能够移动到第一漏区125，电子或空穴应该超过第一沟道层130(包括例如硅锗)和第一漂移区115(包括例如硅)之间的带隙势垒。也就是说，可以在降低阈值电压的同时增大半导体装置的导通电阻Ron。
因此，第一沟道层130和第一漂移区115之间的带隙势垒可以通过形成穿过第一沟道层130并延伸到第一漂移区115的高浓度的第一柱区150来减小或去除。因此，可以在第一沟道层130和第一漂移区115中产生具有低电阻的电流路径。
因此，已经穿过第一沟道层130的电子或空穴可以穿过第一漂移区115然后容易到达第一漏区125。也就是说，高浓度的第一柱区150可以减小半导体装置的导通电阻Ron。
另外，因为第一柱区150是高浓度的杂质区，所以第一柱区150也可以用作场扩散区。也就是说，第一柱区150分布集中在第一隔离区103周围的电场，从而改善半导体装置的击穿电压。
图3是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图1和图2讨论的半导体装置的不同之处。
参照图3，在根据本发明构思的示例实施例的半导体装置2中，第一柱区150可以是与第一源区120或第一漏区125不同的N型高浓度的杂质区。
第一柱区150是类型与第一漂移区115的类型不同的杂质区。然而，第一柱区150可以减小第一沟道层130和第一漂移区115之间的边界周围的电阻。
图4是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图1和图2讨论的半导体装置的不同之处。
参照图4，在根据本发明构思的示例实施例的半导体装置3中，第一沟道层130可以不形成在基底100上。
换言之，包括晶格常数与基底100的晶格常数不同的材料的半导体层可以不介于第一栅极绝缘层142和基底100之间。因此，在根据本发明构思的示例实施例的半导体装置3中，沟道区可以是基底100的一部分。
第一柱区150形成在第一有源区100a的第一漂移区115中。即，第一柱区150不穿过晶格常数与基底100的晶格常数不同的半导体层，而仅形成在基底100中。
因为形成在第一漂移区115中的高浓度的第一柱区150可以产生低电阻的电流路径以使电子或空穴移动，所以第一柱区150可以减小半导体装置的导通电阻Ron。
图5是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图1和图2讨论的半导体装置的不同之处。
参照图5，在根据本发明构思的示例实施例的半导体装置4中，第一隔离区103可以不设置在第一有源区100a和第二有源区100b之间。
换言之，第一有源区100a和第二有源区100b可以是不被第一隔离区103分开的成一体的有源区。第一有源区100a的顶表面和第二有源区100b的顶表面可以彼此连接。
第一源区120和第一漏区125可以形成在同一有源区中。第一沟道层130可以形成在基底100上以延伸到第一漏区125。
第一柱区150可以穿过第一沟道层130的中心区域以延伸到第一漂移区115。
在根据本发明构思的示例实施例的半导体装置4中，电子或空穴可以通过第一沟道层130在第一源区120和第一漏区125之间移动。也就是说，因为第一隔离区103不设置在第一源区120和第一漏区125之间，所以没有必要使电子或空穴流动到第一隔离区103的附近。
因此，在根据本发明构思的示例实施例的半导体装置4中，第一柱区150降低或去除了第一沟道层130和第一漂移区115之间的带隙势垒，从而可以不产生具有低电阻的电流路径。
然而，在根据本发明构思的示例实施例的半导体装置4中，因为第一柱区150具有比第一漂移区115的掺杂浓度高的掺杂浓度，所以第一柱区150可以用作缓解电场的集中的场扩散区。
图6是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图1和图2讨论的半导体装置的不同之处。
参照图6，在根据本发明构思的示例实施例的半导体装置5中，第一栅电极140可以不被分成第一栅极线140a和第二栅极线140b。换言之，第一栅电极140可以不包括第一开口141。
因此，第一柱区150可以设置在第一栅电极140下方并且可以与第一栅电极140叠置。
换言之，第一栅电极140可以全部覆盖第一柱区150。
可以在形成第一栅电极140之前形成第一柱区150。更详细地，第一柱区150可以穿过第一沟道层130以延伸到第一漂移区115。之后，可以在第一沟道层130上形成第一栅电极140，然后可以形成第一源区120和第一漏区125。
图7是示出根据本发明构思的示例实施例的半导体装置的概念平面图。
为了便于描述，下面的描述将集中于与上面参照图1和图2讨论的半导体装置的不同之处。
参照图7，在根据本发明构思的示例实施例的半导体装置6中，彼此面对的第一栅极线140a的一端和第二栅极线140b的一端可以通过第一连接栅140c彼此连接。
然而，彼此面对的第一栅极线140a的另一端和第二栅极线140b的另一端彼此可以不连接。
因此，第一栅电极140可以不连续地围绕第一开口141的外周边。第一栅极线140a、第二栅极线140b和第一连接栅140c可以彼此连接而具有“U”形状，但示例实施例不限于此。
接下来，将参照图8至图10描述根据本发明构思的示例实施例的半导体装置。
图8是示出根据本发明构思的示例实施例的半导体装置的透视图，图9是沿着图8的线B-B截取的剖视图，图10是沿着图8的线C-C截取的剖视图。
为了简洁，图8中未示出层间绝缘层280。
参照图8至图10，根据本发明构思的示例实施例的半导体装置7可以包括翅型有源图案F、第二栅电极240、第二源区220、第二主体区210、第二漏区225、第二漂移区215、第二隔离区203和第二柱区250。
翅型有源图案F可以形成在基底100上。翅型有源图案F可以从基底100突出。因为场绝缘层105覆盖翅型有源图案F的侧表面的一部分，所以翅型有源图案F的至少一部分可以在场绝缘层105上方突出。
翅型有源图案F可以由场绝缘层105限定。翅型有源图案F可以沿着第三方向x2纵向延伸。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或其组合，但示例实施例不限于此。
翅型有源图案F可以是基底100的一部分，并且可以包括从基底100上生长的外延层。翅型有源图案F可以包括例如以硅或锗为例的元素半导体材料。另外，翅型有源图案F可以包括化合物半导体，例如第IV-IV族化合物半导体或第III-V族化合物半导体。详细地，第IV-IV族化合物半导体可以是例如二元化合物或三元化合物，其中，二元化合物和三元化合物包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种元素或者掺杂有第IV族元素的化合物。
第III-V族化合物半导体可以包括例如通过将铝(Al)、镓(Ga)和铟(In)中的至少一种第III族元素与磷(P)、砷(As)和锑(Sb)中的至少一种第V族元素结合而制备成的二元化合物、三元化合物或四元化合物。
在根据本发明构思的示例实施例的半导体装置7中，假设翅型有源图案F包括硅(Si)。
第二隔离区203设置在翅型有源图案F中。第二隔离区203可以将翅型有源图案F的至少一部分分成两部分。
第二隔离区203的高度可以等于或大于翅型有源图案F在场绝缘层105的顶表面上方突出的高度。在根据本发明构思的示例实施例的半导体装置7中，第二隔离区203的高度可以等于或大于翅型有源图案F的高度。
第二隔离区203可以被形成为使第二源区220和第二漏区225彼此隔离。第二隔离区203可以使第二栅电极240和第二漏区225彼此分隔开且隔离。第二隔离区203可以包括例如浅沟槽隔离(STI)区。
第二栅电极240沿第四方向y2延伸，并且被设置成与翅型有源图案F交叉。第二栅电极240可以设置在翅型有源图案F和场绝缘层105上。
第二栅电极240可以包括沿第四方向y2延伸的第三栅极线240a和第四栅极线240b。第三栅极线240a和第四栅极线240b可以被设置成彼此平行。
第二栅电极240可以包括将第三栅极线240a和第四栅极线240b彼此连接的连接部。也就是说，第三栅极线240a和第四栅极线240b可以彼此电连接。
第二栅电极240可以包括形成在第三栅极线240a和第四栅极线240b之间的第二开口241。
在图8中，彼此面对的第三栅极线240a的一端和第四栅极线240b的一端彼此连接并且彼此面对的第三栅极线240a的另一端和第四栅极线240b的另一端彼此不连接，这仅仅是为了便于描述而示出的，但示例实施例不限于此。
例如，如图8所示，第二栅电极240例如可以不被成形为连续地围绕第二开口241的外周边并且可以具有“U”形状。可选择地，类似于图1中示出的第一栅电极140，第二栅电极240可以被成形为连续地围绕第二开口241的外周边。
第二栅电极240的被形成为与翅型有源图案F交叉的部分可以与形成在翅型有源图案F中的第二隔离区203叠置。
例如，第三栅极线240a可以被形成为与翅型有源图案F交叉，翅型有源图案F可以沿第三方向x2定位在第三栅极线240a的相对侧处。也就是说，第三栅极线240a可以不包括与第二隔离区203叠置的部分。
第四栅极线240b可以被形成为与翅型有源图案F交叉。第四栅极线240b的一部分可以被设置成与第二隔离区203叠置。
第二隔离区203可以不位于第三栅极线240a和第四栅极线240b之间。也就是说，第二开口241可以不与第二隔离区203叠置。
第二栅电极240可以包括例如多晶硅(poly Si)、非晶硅(α-Si)、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、铝(Al)和钨(W)中的至少一种。当第二栅电极240包括硅(Si)时，第二栅电极240可以包括金属硅化物。第二栅电极240可以通过置换工艺形成，但示例实施例不限于此。
第二栅极分隔件245可以设置在第二栅电极240的侧壁上。第二栅极分隔件245可以沿着第二开口241的外周边形成。
第二栅极绝缘层242可以设置在翅型有源图案F和第二栅电极240之间。第二栅极绝缘层242可以沿着翅型有源图案F在场绝缘层105上方突出的侧壁和顶表面形成。另外，第二栅极绝缘层242可以设置在第二栅电极240和场绝缘层105之间。
第二栅极绝缘层242可以设置在第二栅电极240和第二栅极分隔件245之间。第二栅极绝缘层242可以沿着第二栅极分隔件245的侧壁形成。
第二栅极绝缘层242可以包括氧化硅、氮氧化硅、氮化硅和介电常数比氮化硅的介电常数高的高k材料。
第二源区220和第二漏区225可以设置在第二栅电极240的一侧和另一侧处。
例如，第二源区220可以设置在第二栅电极240的一侧处。第二源区220可以设置在第三栅极线240a的一侧处。这里，第三栅极线240a的这一侧可以指不面对第四栅极线240b的一侧。
也就是说，第二开口241可以定位在第三栅极线240a的另一侧处。因此，第二源区220可以不与第二开口241叠置。
第二漏区225可以形成在第二栅电极240的另一侧处。第二漏区225可以形成在第四栅极线240b的一侧处。这里，第四栅极线240b的这一侧可以指不面对第三栅极线240a的一侧。
也就是说，第二开口241可以定位在第四栅极线240b的另一侧处。因此，第二漏区225可以不与第二开口241叠置。
虽然图9中未示出，但是硅化物层可以形成在第二源区220和第二漏区225的顶表面上。
在根据本发明构思的示例实施例的半导体装置7中，第二源区220和第二漏区225可以形成在翅型有源图案F中。第二源区220和第二漏区225可以是形成在翅型有源图案F中的杂质区。第二隔离区203可以定位在第二源区220和第二漏区225之间。
在图9中，第二源区220的深度和第二漏区225的深度等于翅型有源图案F在场绝缘层105上方突出的高度，这仅仅是为了便于描述而示出的，但示例实施例不限于此。
第二主体区210可以形成在第二栅电极240的一侧处。第二主体区210可以形成在第二源区220下方以围绕第二源区220。更详细地，在沿着翅型有源图案F延伸所沿的线截取的剖视图上，第二主体区210可以被形成为围绕第二源区220。
第二主体区210可以形成在翅型有源图案F中。另外，第二主体区210的一部分可以形成在基底100中。第二主体区210可以不与第二开口241叠置。
第二主体区210可以具有比第二源区220的掺杂浓度和第二漏区225的掺杂浓度低的掺杂浓度。
邻近于第二源区220的第二主体接触区212可以形成在翅型有源图案F的第二主体区210中。第二主体接触区212可以具有比第二主体区210的掺杂浓度高的掺杂浓度。
虽然图9中未示出，但是连接到第二源区220的第二源极延伸区可以形成在第二栅电极240下方，即，第三栅极线240a下方。
第二漂移区215可以形成在第二漏区225下方以围绕第二漏区225。更详细地，在沿着翅型有源图案F延伸所沿的线截取的剖视图上，第二漂移区215可以被形成为围绕第二漏区225。
第二漂移区215可以形成在翅型有源图案F中。另外，第二漂移区215的一部分可以形成在基底100中。第二漂移区215可以与第二隔离区203和第二开口241叠置。
因此，第二漂移区215可以被形成为围绕第二隔离区203以及第二漏区225。换言之，第二隔离区203可以设置在第二漂移区215中。
第二漂移区215可以具有比第二源区220的掺杂浓度和第二漏区225的掺杂浓度低的掺杂浓度。
在图9中，示出了第二漂移区215和第二主体区210彼此接触，这仅仅是为了便于描述而提供的，但示例实施例不限于此。
第二柱区250可以设置在翅型有源图案F中并被定位成与第二开口241对应。第二柱区250可以对应于第二开口241设置在第二漂移区215中。
第二柱区250可以在第三栅极线240a和第四栅极线240b之间设置在翅型有源图案F的第二漂移区215中。
因为第四栅极线240b的一部分与第二隔离区203叠置，所以第二柱区250可以与第二隔离区203分隔开而不与第二隔离区203叠置。
因为第二柱区250形成在第二漂移区215中，所以第二柱区250的深度可以比从翅型有源图案F的顶表面到第二漂移区215的底表面的深度小。
另外，第二柱区250的深度可以比第二隔离区203的深度小。
第二柱区250可以具有比第二漂移区215的掺杂浓度和第二主体区210的掺杂浓度高的掺杂浓度。
第二柱区250可以不电连接到提供电信号或电力的布线，从而第二柱区250可以是电浮置的。
另外，硅化物层可以形成在第二柱区250上。
在图9中，第二柱区250是P型高浓度的杂质区，其与第二源区220和第二漏区225相同，但示例实施例不限于此。如图3所示，第二柱区250也可以是N型高浓度的杂质区。
图11和图12是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图8至图10讨论的半导体装置的不同之处。
这里，图11是沿着图8的线B-B截取的剖视图，图12是沿着图8的线D-D截取的剖视图。
参照图11和图12，在根据本发明构思的示例实施例的半导体装置8中，第二源区220还可以包括形成在翅型有源图案F的顶表面和侧壁上的第一外延层222。
另外，第二漏区225还可以包括形成在翅型有源图案F的顶表面和侧壁上的第二外延层227，第二柱区250还可以包括形成在翅型有源图案F的顶表面和侧壁上的第三外延层252。
第一外延层222、第二外延层227和第三外延层252可以沿着在场绝缘层105的顶表面上方突出的翅型有源图案F顶表面和侧壁形成。
第二源区220可以是升高的源区，第二漏区225可以是升高的漏区，第二柱区250可以是升高的柱区。
当翅型有源图案F是硅翅型有源图案时，第一外延层222、第二外延层227和第三外延层252可以包括例如硅外延层、硅锗外延层和含碳的硅外延层中的一种，但示例实施例不限于此。
图13和图14是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图8至图10讨论的半导体装置的不同之处。
这里，图13是沿着图8的线B-B截取的剖视图，图14是沿着图8的线D-D截取的剖视图。
参照图13和图14，在根据本发明构思的示例实施例的半导体装置9中，第一凹进部220r可以在第二栅电极240的一侧处形成在翅型有源图案F中。
另外，第二凹进部225r可以在第二栅电极240的另一侧处形成在翅型有源图案F中，第三凹进部250r可以在第三栅极线240a和第四栅极线240b之间形成在翅型有源图案F中。
第一外延层222可以在填充第一凹进部220r的同时形成在翅型有源图案F上。第二外延层227可以在填充第二凹进部250r的同时形成在翅型有源图案F上。第三外延层252可以在填充第三凹进部250r的同时形成在翅型有源图案F上。
第二源区220可以是升高的源区，第二漏区225可以是升高的漏区，第二柱区250可以是升高的柱区。
第二源区220可以包括第一外延层222的一部分。剩余的第一外延层222的至少一部分可以是第二主体接触区212。第二漏区225可以包括第二外延层227，第二柱区250可以包括第三外延层252。
第一外延层222可以具有各种形状的外周边表面。例如，第一外延层222的外周边表面可以具有斜方形、圆形和矩形中的至少一种形状。在图14中，以示例的方式示出了斜方形形状(或者五边形或六边形形状)，但示例实施例不限于此。
因为针对P型半导体装置描述了根据本发明构思的示例实施例的半导体装置，所以第一至第三外延层222、227和252可以包括压应力材料。例如，压应力材料可以是晶格常数比Si的晶格常数大的材料，例如，SiGe。压应力材料可以通过将压应力作用于翅型有源图案F来改善沟道区的载流子的迁移率。
当针对N型半导体装置来描述根据本发明构思的示例实施例的半导体装置时，第一至第三外延层222、227和252可以包括拉应力材料。例如，当翅型有源图案F包括Si时，第一至第三外延层222、227和252包括晶格常数比Si的晶格常数小的材料，例如，SiC。拉应力材料可以通过将拉应力作用于翅型有源图案F来改善沟道区的载流子的迁移率。可选择地，类似于翅型有源图案F，第一至第三外延层222、227和252可以包括Si。
如果以与制造第一外延层222和第二外延层227的工艺不同的制造工艺形成第三外延层252，则第三外延层252可以包括不同于第一外延层222和第二外延层227的材料。
图15是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图8至图10讨论的半导体装置的不同之处。
参照图15，根据本发明构思的示例实施例的半导体装置10还可以包括设置在翅型有源图案F的顶表面上的第二沟道层230。第二沟道层230可以形成在第二主体区210和第二漂移区215上。
另外，第二沟道层230也可以形成在翅型有源图案F的侧壁的至少一部分上。
第二沟道层230可以包括晶格常数与翅型有源图案F的晶格常数不同的材料。例如，第二沟道层230可以包括电子和/或空穴迁移率比翅型有源图案F的电子和/或空穴迁移率高的材料。第二沟道层230可以包括例如硅锗，但示例实施例不限于此。
在图15中，第二沟道层230的顶表面和具有第二源区220和第二漏区225的翅型有源图案F的顶表面共面，这仅仅是为了便于描述而示出的，但示例实施例不限于此。
第二柱区250可以对应于第二开口241设置在第二沟道层230和第二漂移区215中。第二柱区250可以穿过第二沟道层230以延伸到第二漂移区215。
图16是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图8至图10讨论的半导体装置的不同之处。
参照图16，在根据本发明构思的示例实施例的半导体装置11中，第二隔离区203的高度可以基本等于翅型有源图案F在场绝缘层105的顶表面上突出的高度。
在图16中，以翅型有源图案F的顶表面为基准，第二源区220的深度、第二漏区225的深度和第二柱区250的深度等于第二隔离区203的深度，这仅仅是为了便于描述而示出的，但示例实施例不限于此。
图17是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图8至图10讨论的半导体装置的不同之处。
参照图17，在根据本发明构思的示例实施例的半导体装置12中，第二栅极绝缘层242可以不介于第二栅电极240和第二栅极分隔件245之间。
另外，第二栅极绝缘层242可以不沿着第二栅极分隔件245的侧壁形成。
图18是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，将简略地描述或将不描述与图1和图2中相同的内容。
参照图18，根据本发明构思的示例实施例的半导体装置13可以包括第一沟道层130、第一栅电极140、第一源区120、第一主体区110、第一漏区125、第一漂移区115、第一隔离区103、第一柱区150、第三栅电极340、第三源区320、第三主体区310、第三漏区325、第三漂移区315和第三隔离区303。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此分隔开或彼此连接的区域。
在下面的描述中，将假设具有P型源/漏区的装置形成在第一区域I中并且具有N型源/漏区的装置形成在第二区域II中来描述本发明。然而，对于本领域普通技术人员而言明显的是，具有N型源/漏区的装置形成在第一区域I中并且具有P型源/漏区的装置形成在第二区域II中。
第一沟道层130、第一栅电极140、第一源区120、第一主体区110、第一漏区125、第一漂移区115、第一隔离区103和第一柱区150可以设置在第一区域I中。
因为第一区域I与上面参照图1和图2描述的基本相同，所以将不给予其重复描述。
另外，第三栅电极340、第三源区320、第三主体区310、第三漏区325、第三漂移区315和第三隔离区303可以设置在第二区域II中。
第三隔离区303可以形成在基底100中。第三隔离区303可以被形成为使第三源区320和第三漏区325彼此隔离。第三隔离区303可以被形成为使第三栅电极340和第三漏区325彼此分隔开且隔离。
第三栅电极340可以形成在基底100上。与第一栅电极140不同，第三栅电极340可以不被分开。也就是说，第三栅电极340可以不包括开口。
第三栅电极340的一部分可以与第三隔离区303叠置。第三栅电极340可以用作场板。因此，减小了电场在第三隔离区303周围的集中，从而改善了半导体装置的可靠性。
包括晶格常数与基底100的晶格常数不同的材料的半导体层可以不介于第三栅电极340和基底100之间。也就是说，在根据本发明构思的示例实施例的半导体装置13中，形成在第一区域I中的装置的沟道区可以是具有与基底100的晶格常数不同的晶格常数的第一沟道层130，形成在第二区域II中的装置的沟道区可以是基底100的一部分。
第三栅电极340可以包括例如多晶硅(poly Si)、非晶硅(α-Si)、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、铝(Al)和钨(W)中的至少一种。当第三栅电极340包括硅(Si)时，第三栅电极340可以包括金属硅化物。
第三栅极绝缘层342可以形成在基底100和第三栅电极340之间。第三栅极绝缘层342可以包括氧化硅、氮氧化硅、氮化硅和介电常数比氮化硅的介电常数高的高k材料。
第三栅极分隔件345可以形成在第三栅电极340的侧壁上。
第三源区320可以形成在第三栅电极340的一侧处，第三漏区325可以形成在第三栅电极340的另一侧处。
第三主体区310可以形成在第三栅电极340的一侧处。详细地，第三主体区310可以形成在第三源区320下方以围绕第三源区320。
第三主体区310可以具有比第三源区320的掺杂浓度和第三漏区325的掺杂浓度低的掺杂浓度。
邻近于第三源区320的第三主体接触区312可以形成在第三主体区310中。第三主体接触区312可以具有比第三主体区310的掺杂浓度高的掺杂浓度。
第三漂移区315可以形成在第三漏区325下方以围绕第三漏区325。第三漂移区315可以与第三隔离区303叠置。
也就是说，第三漂移区315可以被形成为围绕第三隔离区303以及第三漏区325。第三隔离区303可以设置在第三漂移区315中。
第三漂移区315可以具有比第三源区320的掺杂浓度和第三漏区325的掺杂浓度低的掺杂浓度。
在图18中，示出彼此接触的第三漂移区315和第三主体区310，这仅仅是为了便于描述而提供的，但示例实施例不限于此。
图19是示出根据本发明构思的示例实施例的半导体装置的图。
为了便于描述，下面的描述将集中于与上面参照图18讨论的半导体装置的不同之处。
参照图19，根据本发明构思的示例实施例的半导体装置14可以包括设置在第三漂移区315中并且杂质浓度比第三漂移区315的杂质浓度和第三主体区310的杂质浓度高的第三柱区350。
第三栅电极340可以包括第五栅极线340a和电连接到第五栅极线340a的第六栅极线340b。
第三栅电极340可以包括形成在第五栅极线340a和第六栅极线340b之间的第三开口341。
第五栅极线340a可以不与第三隔离区303叠置，第六栅极线340b可以与第三隔离区303叠置。更详细地，第六栅极线340b的一部分与第三隔离区303叠置。
第三开口341可以不与第三主体区310叠置，但可以与第三漂移区315叠置。
第三柱区350可以设置在基底100中并被定位成与第三开口341对应。也就是说，第三柱区350可以基底100中设置在第五栅极线340a和第六栅极线340b之间。
第三柱区350可以与第三隔离区303分隔开而不与第三隔离区303叠置。第三柱区350的深度可以比第三隔离区303的深度小。
第三柱区350可以不电连接到提供电信号或电力的布线，从而第三柱区350可以是电浮置的。
在图19中，类似于第三源区320和第三漏区325，第三柱区350是N型高浓度杂质区，但示例实施例不限于此。
图20是示出根据本发明构思的示例实施例的半导体装置的概念平面图。
参照图20，根据本发明构思的示例实施例的半导体装置15可以包括第三至第六有源区100c、100d、100e和100f以及第四栅电极440。
基底100可以包括第三至第六有源区100c、100d、100e和100f。第三至第六有源区100c、100d、100e和100f可以通过形成在基底100中的第四隔离区403分开。
第四隔离区403可以包括沿第六方向y3纵向延伸的第一部分403a和沿第五方向x3纵向延伸的第二部分403b。
第三有源区100c和第四有源区100d可以通过第四隔离区403的第一部分403a彼此分开，第五有源区100e和第六有源区100f可以通过第四隔离区403的第一部分403a彼此分开。
另外，第三有源区100c和第五有源区100e可以通过第四隔离区403的第二部分403b彼此分开，第四有源区100d和第六有源区100f可以通过第四隔离区403的第二部分403b彼此分开。
第三有源区100c与第四有源区100d以及第五有源区100e与第六有源区100f可以沿第五方向x3布置。可选择地，第三有源区100c与第五有源区100e以及第四有源区100d与第六有源区100f可以沿第六方向y3布置。
第四栅电极440可以包括沿第六方向y3延伸的第七栅极线440a和第八栅极线440b。第七栅极线440a和第八栅极线440b可以被布置为彼此平行。
第四栅电极440可以包括连接第七栅极线440a和第八栅极线440b的多个第二连接栅440c。因为第二连接栅440c连接第七栅极线440a和第八栅极线440b，所以第七栅极线440a和第八栅极线440b可以电连接。第二连接栅440c可以不与第四隔离区403叠置。
第四栅电极440可以包括由第七栅极线440a、第八栅极线440b和多个第二连接栅440c围绕的第四开口441。第四开口441可以限定在第七栅极线440a和第八栅极线440b之间。第四栅电极440可以被成形为连续地围绕第四开口441的外周边。
第七栅极线440a可以被形成为与第三有源区100c和第五有源区100e交叉。
第八栅极线440b可以被形成为与第三有源区100c和第五有源区100e交叉。然而，第八栅极线440b的一部分可以与第四隔离区403叠置。
第一P型杂质区PSD形成在第三至第六有源区100c、100d、100e和100f中，从而源区可以分别形成在第三有源区100c和第五有源区100e中，并且漏区可以分别形成在第四有源区100d和第六有源区100f中。
第一N型杂质区NSD形成在第三有源区100c和第五有源区100e中，从而主体接触区可以分别形成在第三有源区100c和第五有源区100e中。
第一N型阱区NW形成在第三有源区100c和第五有源区100e中，从而主体区可以分别形成在第三有源区100c和第五有源区100e中。
第一P型阱区PW形成在第三至第六有源区100c、100d、100e和100f中并位于第四隔离区403下方，从而漂移区可以形成在整个第三有源区100c和第四有源区100d中以及整个第五有源区100e和第六有源区100f中。
因为第一柱部STUD形成在通过第四开口441暴露的第三有源区100c和第五有源区100e中，所以柱区分别形成在第三有源区100c和第五有源区100e中。
第一柱部STUD可以是第一P型杂质区PSD的一部分，但示例实施例不限于此。当第一柱部是第一P型杂质区PSD的一部分时，源区、漏区和柱区可以在同一制造工艺步骤中形成。
因此，可以形成包括形成在第三有源区100c和第四有源区100d中的杂质区以及第四栅电极440的第一元件，并且可以形成包括形成在第五有源区100e和第六有源区100f中的杂质区以及第四栅电极440的第二元件。
也就是说，第一元件和第二元件可以共用同一第四栅电极440并且可以是具有相同的P型源/漏区的装置。
图21是示出根据本发明构思的示例实施例的半导体装置的概念平面图。
为了便于描述，下面的描述将集中于与上面参照图20讨论的半导体装置的不同之处。
参照图21，在根据本发明构思的示例实施例的半导体装置16中，第四栅电极440包括在第三有源区100c与第五有源区100e之间连接第七栅极线440a和第八栅极线440b的第二连接栅440c。
也就是说，第二连接栅440c可以在第三有源区100c和第五有源区100e之间与第四隔离区403的第二部分403b叠置。
因此，第四开口441可以被分成与第三有源区100c叠置的第一部分STUD1和与第五有源区100e叠置的第二部分STUD2。
图22是示出根据本发明构思的示例实施例的半导体装置的概念平面图。
为了便于描述，下面的描述将集中于与上面参照图21讨论的半导体装置的不同之处。
参照图22，在根据本发明构思的示例实施例的半导体装置17中，第四栅电极440可以被具有P型源/漏区的第一元件和具有N型源/漏区的第二元件共用。
也就是说，包括形成在第三有源区100c和第四有源区100d中的杂质区以及第四栅电极440的第一元件可以是具有P型源/漏区的装置，包括形成在第五有源区100e和第六有源区100f中的杂质区以及第四栅电极440的第二元件可以是具有N型源/漏区的装置。
在下文中，将参照图23至图26描述根据本发明构思的示例实施例的半导体系统。
图23是示出根据本发明构思的示例实施例的半导体系统的框图。
参照图23，根据本发明构思的示例实施例的半导体系统可以包括电池1410、电源管理IC(PMIC)1420和多个模块1431至1434。PMIC 1420接收来自电池1410的电压，将接收到的电压变换成用于模块1431至1434中的每个的期望电压电平，并且将处于期望电压电平的电压提供到模块1431至1434中的每个。PMIC 1420可以包括根据本发明构思的上面讨论的示例实施例的半导体装置中的至少一种。
图24是示出根据本发明构思的示例实施例的半导体系统的框图。
参照图24，半导体系统可以是便携式终端。便携式终端可以包括控制器510、PMIC512、电池515、信号处理单元523、音频处理单元525、存储器530和显示器550。
键盘527包括用于输入数字和文本信息的按键和用于设定各种功能的功能键。
信号处理单元523执行便携式终端的无线通信功能，并且包括射频(RF)单元和调制解调器。RF单元包括提高并放大发送信号的频率的RF发送器和低噪声地放大接收信号并降低接收信号的频率的RF接收器。调制解调器包括对发送信号进行编码并调制的发送器和对接收信号进行解调并解码的接收器。
音频处理单元525可以包括编解码器。编解码器包括数据编解码器和音频编解码器。数据编解码器处理分组数据，音频编解码器处理诸如声音和多媒体文件的音频信号。音频处理单元525利用音频编解码器将通过调制解调器接收的数字音频信号转换成模拟信号并且复制该模拟信号，或者利用音频编解码器将通过麦克风产生的模拟音频信号转换成数字音频信号并且将该数字音频信号发送到调制解调器。该编解码器可以被设置为单独的元件或可以包括在便携式终端的控制器510中。
存储器530包括只读存储器(ROM)和随机存取存储器(RAM)。存储器530可以包括程序存储器和数据存储器。存储器530可以储存用于控制便携式终端的操作的程序和启动便携式终端所必需的数据。
显示器550在屏幕上显示图像信号和用户数据，或者显示与呼叫有关的数据。显示器550可以是液晶显示器(LCD)或有机发光二极管(OLED)。当LCD或OLED被实现为触摸屏时，显示器550可以与键盘527一起作为用于控制便携式终端的输入单元来操作。
控制器510控制便携式终端的全部操作。控制器510可以包括PMIC 512。PMIC 512接收来自电池515的电压，并且将接收到的电压变换成期望的电压电平。PMIC 512可以包括根据本发明构思的上面讨论的示例实施例的半导体装置中的至少一种。
图25和图26是示出根据本发明的示例实施例的半导体装置可以应用于的另一半导体系统的图。
图25示出根据本发明构思的示例实施例的半导体装置应用于平板PC的示例，图26示出根据本发明构思的示例实施例的半导体装置应用于笔记本计算机的示例。根据本发明构思的一些示例实施例的半导体装置中的至少一种可以用于平板PC和笔记本计算机等。对于本领域技术人员而言明显的是，根据本发明构思的示例实施例的半导体装置也可以应用于未在此示出的其它IC装置。
示例实施例提供在保持击穿电压特性的同时具有低的阈值电压和/或减小的导通电阻Ron的半导体装置。根据示例实施例的半导体装置包括使阈值电压降低的SiGe沟道层和/或高浓度的柱区以减小导通电阻Ron。
前述是示例实施例的说明性解释，并且不被解释为对其限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易领会的是，在实质上不脱离新教导的情况下，在示例实施例中许多修改是可以的。因此，所有这样的修改意图包括在本公开的由权利要求所限定的范围内。因此，要理解的是，前述是各种示例实施例的说明性解释，并且不被解释为局限于所公开的特定实施例，对所公开的实施例的修改以及其它实施例意图包括在权利要求的范围内。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；
第一栅电极，位于沟道层上；
第一导电类型的第一源区，位于第一栅电极的第一侧处；以及
第一导电类型的第一漏区，位于第一栅电极的第二侧处，
其中，基底包括：第二导电类型的第一主体区，位于第一源区下方，第一主体区与第一源区的底表面和至少一个侧壁接触；第一导电类型的第一漂移区，位于第一漏区下方，第一漂移区与第一漏区的底表面和至少一个侧壁接触；以及隔离区，位于第一漂移区中，沟道层与隔离区的面向第一源区的侧壁的顶部接触，
所述半导体装置还包括穿过沟道层并且延伸到第一漂移区中的第一柱区，第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。
2.根据权利要求1所述的半导体装置，其中，第一柱区的深度比从沟道层的顶表面延伸到第一漂移区的底表面的深度小。
3.根据权利要求1所述的半导体装置，其中，第一柱区和第一漏区彼此分隔开并且彼此不叠置。
4.根据权利要求1所述的半导体装置，其中，隔离区与第一栅电极的一部分叠置。
5.根据权利要求4所述的半导体装置，其中，第一柱区的深度比隔离区的深度小。
6.根据权利要求1所述的半导体装置，其中，第一栅电极包括开口，
第一柱区位于沟道层和第一漂移区中以对应于所述开口。
7.根据权利要求6所述的半导体装置，其中，第一栅电极围绕所述开口的外围延伸。
8.根据权利要求1所述的半导体装置，其中，第一栅电极覆盖第一柱区。
9.根据权利要求1所述的半导体装置，其中，基底还包括第一区域和第二区域，
沟道层和第一栅电极位于第一区域中，
所述半导体装置还包括：
第二栅电极，在基底上位于第二区域中；
第二导电类型的第二源区，位于第二栅电极的第一侧处；
第一导电类型的第二主体区，位于第二源区下方，第二主体区与第二源区的底表面和至少一个侧壁接触；
第二导电类型的第二漏区，位于第二栅电极的第二侧处；
第二导电类型的第二漂移区，位于第二漏区下方，第二漂移区与第二漏区的底表面和至少一个侧壁接触。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括：位于第二漂移区中的第二柱区，
第二柱区具有比第二漂移区的杂质浓度高的杂质浓度。
11.根据权利要求1所述的半导体装置，其中，第一柱区的杂质浓度、第一源区的杂质浓度和第一漏区的杂质浓度基本相等。
12.根据权利要求1所述的半导体装置，其中，第一柱区是电浮置的。
13.根据权利要求1所述的半导体装置，其中，基底包括硅，沟道层包括硅锗。
14.根据权利要求1所述的半导体装置，其中，基底包括至少一个翅型有源图案，
第一栅电极跨过所述至少一个翅型有源图案延伸。
15.一种半导体装置，所述半导体装置包括：
隔离区，位于基底中；
第一有源区和第二有源区，在第一方向上布置并且使隔离区置于第一有源区和第二有源区之间；
第一栅极线，沿与第一方向不同的第二方向延伸，第一栅极线跨过第一有源区延伸；
第二栅极线，电连接到第一栅极线，第二栅极线沿第二方向延伸以与第一栅极线平行并跨过第一有源区，第二栅极线具有与隔离区叠置的部分；
第一导电类型的源区，在第一栅极线的第一侧处位于第一有源区中；
第一导电类型的漏区，位于第二有源区中；以及
沟道层，位于第一有源区的与第一栅极线和第二栅极线叠置的部分上并且与隔离区的面向源区的侧壁的顶部接触，沟道层包括晶格常数与基底的晶格常数不同的材料，
其中，基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方，漂移区与漏区的底表面和至少一个侧壁接触，漂移区具有与隔离区和第一有源区叠置的部分，
所述半导体装置还包括：柱区，在第一栅极线和第二栅极线之间穿过沟道层并且延伸到第一有源区的漂移区中，柱区具有比漂移区的杂质浓度高的杂质浓度。
16.根据权利要求15所述的半导体装置，所述半导体装置还包括：连接彼此面对的第一栅极线的一端和第二栅极线的一端的栅极连接线。
17.根据权利要求15所述的半导体装置，所述半导体装置还包括：
第三有源区和第四有源区，沿第一方向布置并且使隔离区置于第三有源区和第四有源区之间，
其中，第一有源区和第三有源区沿第二方向布置，
第二有源区和第四有源区沿第二方向布置，
第一栅极线和第二栅极线均延伸到第一有源区和第三有源区。
18.一种半导体装置，所述半导体装置包括：
基底，具有主体区和漂移区，所述基底包括位于主体区内的源区和位于漂移区内的漏区，其中，源区、漏区和漂移区具有与主体区的导电类型不同的导电类型；
柱区，位于漂移区中并在源区和漏区之间，柱区具有比漂移区中的杂质浓度高的杂质浓度；
栅电极，在漂移区的与柱区的外围邻近的部分上方延伸，
其中，所述半导体装置还包括沟道层和位于漂移区中的隔离区，沟道层与隔离区的面向源区的侧壁的顶部接触并且包括晶格常数与基底的晶格常数不同的材料，隔离区位于漏区和柱区之间，柱区穿过沟道层并且延伸到漂移区中。
19.根据权利要求18所述的半导体装置，其中，柱区通过栅电极中的开口而暴露。
20.根据权利要求18所述的半导体装置，其中，柱区的杂质浓度基本等于源区的杂质浓度和漏区的杂质浓度，或者基本等于主体区的杂质浓度。
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