KR102276905B1 - 반도체 장치 - Google Patents

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Abstract

전류 이동 경로의 전기장을 감소시키면서, 온 저항(Ron)이 감소된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 핀형 패턴, 상기 기판 상에, 상기 핀형 패턴과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되는 제1 도전형의 소오스 영역, 상기 소오스 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 게이트 전극의 타측에 배치되는 제1 도전형의 드레인 영역, 상기 게이트 전극과 상기 드레인 영역 사이에, 상기 핀형 패턴 내에 형성되는 제2 도전형의 필드 분산 영역, 및 상기 드레인 영역의 하부 및 상기 필드 분산 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 드레인 영역 및 상기 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 이중 확산 구조를 가지고 있는 반도체 장치에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOSFET; MOS Field Effect Transistor)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(LDMOS; Lateral Double diffused MOSFET) 또는 드레인 확장 트랜지스터(Drain Extended MOSFET)와 같이 이중 확산(double diffusion) 기술을 이용한 트랜지스터가 널리 사용되고 있다.
본 발명이 해결하려는 과제는, 전류 이동 경로의 전기장을 감소시키면서, 온 저항(Ron)이 감소된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 핀형 패턴, 상기 기판 상에, 상기 핀형 패턴과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되는 제1 도전형의 소오스 영역, 상기 소오스 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 게이트 전극의 타측에 배치되는 제1 도전형의 드레인 영역, 상기 게이트 전극과 상기 드레인 영역 사이에, 상기 핀형 패턴 내에 형성되는 제2 도전형의 필드 분산 영역, 및 상기 드레인 영역의 하부 및 상기 필드 분산 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 드레인 영역 및 상기 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 분산 영역의 일부는 상기 게이트 전극과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴은 상기 기판 상에 형성되는 필드 절연막에 의해 감싸지는 하부와, 상기 핀형 패턴 하부 상의 상부를 포함하고, 상기 필드 분산 영역은 상기 핀형 패턴의 하부의 일부 및 상기 핀형 패턴의 상부에 형성된다.
본 발명의 몇몇 실시예에서, 상기 필드 분산 영역 내에 형성되는 제2 도전형의 필드 컨택 영역을 더 포함하고, 상기 필드 컨택 영역의 불순물의 농도는 상기 필드 분산 영역의 불순물의 농도보다 높다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 트렌치에 바로 인접하여 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 트렌치, 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막, 상기 필드 절연막 상에, 상기 핀형 패턴과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되는 제1 도전형의 소오스 영역, 상기 소오스 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 게이트 전극의 타측에 배치되는 제1 도전형의 드레인 영역, 상기 게이트 전극과 상기 드레인 영역 사이에, 상기 핀형 패턴 내에 형성되는 제2 도전형의 필드 분산 영역으로, 상기 필드 분산 영역의 일부는 상기 게이트 전극과 오버랩되는 필드 분산 영역, 및 상기 드레인 영역의 하부 및 상기 필드 분산 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 드레인 영역 및 상기 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 분산 영역은 제1 불순물 농도를 갖는 제1 부분과, 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 분산 영역의 깊이는 상기 제1 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 바디 영역의 깊이 및 상기 드리프트 영역의 깊이는 각각 상기 제2 깊이보다 깊다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 형성되고, 서로 간에 나란한 제1 핀형 패턴 및 제2 핀형 패턴, 상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하도록 형성된 게이트 전극, 상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 소오스 영역 및 제2 소오스 영역, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 내에 형성되고, 상기 제1 소오스 영역 및 상기 제2 소오스 영역을 둘러싸는 제2 도전형의 바디 영역, 상기 게이트 전극의 타측에 배치되는 제1 도전형의 제1 드레인 영역 및 제2 드레인 영역, 상기 게이트 전극과 상기 제1 드레인 영역 사이에, 상기 제1 핀형 패턴 내에 형성되는 제2 도전형의 제1 필드 분산 영역, 상기 게이트 전극과 상기 제2 드레인 영역 사이에, 상기 제2 핀형 패턴 내에 형성되는 제2 도전형의 제2 필드 분산 영역, 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 내에 형성되고, 상기 제1 및 제2 드레인 영역과 상기 제1 및 제2 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스 영역 및 상기 제2 소오스 영역은 서로 간에 접촉하고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 간에 접촉한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다.
도 12는 도 11의 C - C를 따라서 절단한 단면도이다.
도 13은 도 11의 D - D를 따라서 절단한 단면도이다.
도 14는 도 11의 E - E를 따라서 절단한 단면도이다.
도 15는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 19는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 또 다른 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, N형의 소오스/드레인 영역을 갖는 반도체 장치를 이용하여 본 발명의 실시예들은 설명할 것이다. 그러나, P형의 소오스/드레인 영역을 갖는 반도체 장치에도 본 발명이 적용될 수 있음은 당업자에게 자명하다. 예컨대, 본 명세서에 기재된 P형은 N형으로, N형은 P형으로 변경하여, 본 발명을 P형의 소오스/드레인 영역을 갖는 반도체 장치에 적용할 수 있다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 패턴(F1)과, 게이트 전극(140)과, 제1 소오스 영역(120)과, 바디 영역(110)과, 제1 드레인 영역(125)과, 드리프트 영역(115)과, 제1 필드 분산 영역(130) 등을 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100)의 액티브 영역(ACT) 내에 형성될 수 있다.
기판(100)은 기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 예를 들어, 제1 도전형(예를 들어, P형)일 수 있다.
제1 핀형 패턴(F1)은 기판(100) 상에 형성될 수 있다. 제1 핀형 패턴(F1)은 기판(100)의 액티브 영역(ACT) 내에 형성될 수 있다. 제1 핀형 패턴(F1)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(F1)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
도 1에서, 제1 핀형 패턴(F1)이 직사각형 형태인 것으로 도시하였으나, 이에 한정되지 않는다. 제1 핀형 패턴(F1)의 모서리 부분은 약간 경사지게 깎여 있을 수 있다(즉, chamfered shape 일 수 있음). 또한, 제1 핀형 패턴(F1)은 직사각형 형태인 경우, 장변(long side)와 단변(short side)을 포함한다.
도 1에 도시된 것과 같이, 액티브 영역(ACT) 내에 하나의 제1 핀형 패턴(F1)이 형성될 수도 있다(즉, 싱글 핀 구조(single fin structure)). 즉, 본 발명의 제1 실시예에 따른 반도체 장치는, 하나의 제1 핀형 패턴(F1)을 이용한 핀형 트랜지스터일 수 있다. 도시된 것과는 달리, 액티브 영역(ACT) 내에 둘 이상의 핀형 패턴이 형성될 수 있다(즉, 듀얼 핀 구조(dual fin structure) 또는 멀티 핀 구조(multi fin structure)). 이에 관한 설명은 이후에 다른 실시예를 이용하여 설명한다.
제1 핀형 패턴(F1)은 제1 깊이(d1)의 제1 트렌치(ST)에 의해 정의되고, 액티브 영역(ACT)은 제1 깊이(d1)보다 더 깊은 제2 깊이(d2)에 의해 정의될 수 있다. 제1 트렌치(ST)는 얕은 트렌치(shallow trench)이고, 제2 트렌치(DT)는 깊은 트렌치(deep trench)일 수 있다.
여기서, 제1 트렌치(ST)와 제2 트렌치(DT)는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 제1 트렌치(ST)와 제2 트렌치(DT) 사이에, 다른 제1 깊이의 트렌치(즉, shallow trench)가 배치되지 않는다는 의미이다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(F1)의 주변에 배치될 수 있다. 제1 핀형 패턴(F1)은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 제1 트렌치(ST)의 일부 및 제2 트렌치(DT)의 일부를 채우도록 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(F1)의 일부를 둘러싸도록 형성될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 핀형 패턴(F1)은 상부(107a) 및 하부(107b)를 포함할 수 있다. 제1 핀형 패턴의 상부(107a)는 제1 핀형 패턴의 하부(107b) 상에 배치될 수 있다. 제1 핀형 패턴의 하부(107b)는 필드 절연막(105)에 의해 감싸이고, 필드 절연막(105)과 접할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 핀형 패턴의 상부(107a)는 필드 절연막(105)과 접촉하지 않을 수 있다. 즉, 제1 핀형 패턴의 상부(107a)의 장변 및 단변은 필드 절연막과 접촉하지 않을 수 있다.
게이트 전극(140)은 기판(100) 상에, 제2 방향(Y)으로 연장되도록 형성될 수 있다. 좀 더 구체적으로, 게이트 전극(140)은 제1 핀형 패턴(F1) 및 필드 절연막(105) 상에 배치될 수 있다. 게이트 전극(140)은 제1 핀형 패턴(F1)과 교차하도록 형성될 수 있다.
게이트 전극(140)은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)이 실리콘을 포함할 경우, 제1 게이트 전극(140)은 실리사이드 물질을 포함할 수 있다.
게이트 전극(140)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(145)는 게이트 전극(140)의 측벽 상에 형성될 수 있다. 게이트 스페이서(145)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(142)은 제1 핀형 패턴(F1)과 게이트 전극(140) 사이에 형성될 수 있다. 게이트 절연막(142)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴의 상부(107a)의 프로파일을 따라서 형성될 수 있다. 또한, 게이트 절연막(142)은 게이트 전극(140)과 필드 절연막(105) 사이에 형성될 수 있다.
게이트 절연막(142)은 게이트 전극(140)과 게이트 스페이서(145) 사이에 형성될 수 있다. 게이트 절연막(142)은 게이트 스페이서(145)의 측벽을 따라서 형성될 수 있다.
다르게 설명하면, 필드 절연막(105) 상에, 제1 핀형 패턴(F1)을 덮는 층간 절연막(180)이 형성될 수 있다. 층간 절연막(180)은 게이트 전극(140)이 형성되는 게이트 트렌치(140t)를 포함할 수 있다. 제1 핀형 패턴(F1)과 게이트 전극(140) 사이에 형성되는 게이트 절연막(142)은 게이트 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
게이트 절연막(142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스 영역(120)은 게이트 전극(140)의 일측에 배치될 수 있다. 제1 소오스 영역(120)은 제1 핀형 패턴(F1) 내에 형성될 수 있다.
도 4에서, 제1 소오스 영역(120)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(F1) 내에 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 소오스 영역(120)과 제1 소오스 영역(120)에 소오스 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제1 소오스 영역(120)의 상부에 실리사이드막이 형성될 수도 있다.
바디 영역(110)은 게이트 전극(140)의 일측에 형성될 수 있다. 구체적으로, 바디 영역(110)은 제1 소오스 영역(120)의 하부에, 제1 소오스 영역(120)을 둘러싸도록 형성될 수 있다.
바디 영역(110)은 제1 핀형 패턴(F1) 및 액티브 영역(ACT) 내에 형성될 수 있다. 바디 영역(110)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
바디 영역(110)은 액티브 영역(ACT)을 지나, 기판(100)까지 연장되어 형성될 수 있다. 즉, 바디 영역(110)의 일부는 기판(100) 내에 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 바디 영역(110)의 깊이는 액티브 영역(ACT)을 정의하는 제2 트렌치(DT)의 깊이(d2)보다 깊을 수 있다.
바디 영역(110)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. 여기서, 도핑 농도는 각 영역에 도핑된(또는, 주입된) 불순물의 농도일 수 있다.
제1 바디 컨택 영역(112)은 제1 소오스 영역(120)에 인접하여, 제1 핀형 패턴(F1)의 바디 영역(110) 내에 형성될 수 있다. 제1 바디 컨택 영역(112)은 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
도 2에서 도시되지 않았지만, 바디 영역(110)내에, 제1 소오스 영역(120)과 접하고, 게이트 전극(140)과 중첩되는 소오스 확장 영역이 형성될 수 있다.
소오스 확장 영역은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. 또한, 소오스 확장 영역은 바디 영역(110) 및 드리프트 영역(115)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
제1 드레인 영역(125)은 게이트 전극(140)의 타측에 배치될 수 있다. 제1 드레인 영역(125)은 제1 핀형 패턴(F1) 내에 형성될 수 있다.
제1 드레인 영역(125)과 제1 드레인 영역(125)에 드레인 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제1 드레인 영역(125)의 상부에 실리사이드막이 형성될 수 있다.
제1 필드 분산 영역(130)은 게이트 전극(140)의 타측에 형성될 수 있다. 제1 필드 분산 영역(130)은 좀 더 구체적으로, 게이트 전극(140)과 제1 드레인 영역(125) 사이에 형성될 수 있다.
제1 필드 분산 영역(130)은 제1 핀형 패턴(F1) 내에 형성될 수 있다. 제1 필드 분산 영역(130)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
본 발명의 실시예에 따른 반도체 장치에서, 제1 필드 분산 영역(130)의 깊이(d3)는 제1 핀형 패턴(F1)을 정의하는 제1 트렌치(ST)의 깊이(d1)보다 얕을 수 있다.
또한, 제1 필드 분산 영역(130)은 제1 핀형 패턴의 하부(107b)의 일부와, 제1 핀형 패턴의 상부(107a)에 형성될 수 있다. 제1 필드 분산 영역(130)의 최하부는 필드 절연막(105)의 상면보다 낮을 수 있다. 즉, 필드 절연막(105)은 제1 필드 분산 영역(130)의 일부를 감쌀 수 있다.
도 2에서, 제1 필드 분산 영역(130)의 깊이(d3)가 제1 소오스 영역(120) 및 제1 드레인 영역(125)의 깊이보다 깊은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 필드 분산 영역(130)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
드리프트 영역(115)은 게이트 전극(140)의 타측에 형성될 수 있다. 구체적으로, 드리프트 영역(115)은 제1 드레인 영역(125)의 하부 및 제1 필드 분산 영역(130)의 하부에 형성될 수 있다. 드리프트 영역(115)은 제1 드레인 영역(125) 및 제1 필드 분산 영역(130)을 둘러싸도록 형성될 수 있다. 제1 필드 분산 영역(130)은 드리프트 영역(115) 내에 배치될 수 있다.
드리프트 영역(115)은 제1 핀형 패턴(F1) 및 액티브 영역(ACT) 내에 형성될 수 있다. 드리프트 영역(115)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
드리프트 영역(115)은 액티브 영역(ACT)을 지나, 기판(100)까지 연장되어 형성될 수 있다. 즉, 드리프트 영역(115)의 일부는 기판(100) 내에 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 드리프트 영역(115)의 깊이는 액티브 영역(ACT)을 정의하는 제2 트렌치(DT)의 깊이(d2)보다 깊을 수 있다.
드리프트 영역(115)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 2 에서, 드리프트 영역(115)과 바디 영역(110)은 서로 간에 접촉하는 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 장치에서, 드리프트 영역(115) 내에는 예를 들어, STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 형태의 소자 분리 영역이 형성되지 않을 수 있다.
제1 필드 분산 영역(130)은 드리프트 영역(115) 내에 형성되지만, 드리프트 영역(115)과 다른 도전형의 불순물을 포함하고 있다.
즉, 제1 필드 분산 영역(130)과 드리프트 영역(115)은 서로 다른 도전형을 갖게 되므로, 제1 필드 분산 영역(130)은 게이트 전극(140)의 에지(edge) 부분에서 집중되는 전계(Electrical Field)를 분산시킬 수 있다. 이를 통해, 반도체 장치의 항복 전압을 개선될 수 있다.
또한, 제1 필드 분산 영역(130)과 드리프트 영역(115) 사이에 상호 작용으로 인해, 전류 경로(current path)의 전계가 감소할 수 있다. 이를 통해, 반도체 장치의 항복 전압을 개선될 수 있다.
덧붙여, 제1 필드 분산 영역(130)을 형성함에 따라, 반도체 장치의 항복 전압이 개선되게 된다. 즉, 항복 전압을 개선하기 위해, 드리프트 영역(115) 내에 소자 분리 영역을 별도로 형성하지 않아도 되므로, 전류 경로가 제1 핀형 패턴(F1) 내에 정의될 수 있다. 다시 말하면, 전류 경로가 기판(100) 내까지 연장될 필요가 없으므로, 반도체 장치의 온 저항(Ron)을 낮출 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 필드 분산 영역(130)은 서로 다른 불순물의 농도를 갖는 제1 부분(131)과 제2 부분(132)을 포함할 수 있다.
제1 필드 분산 영역의 제1 부분(131)은 드리프트 영역(115) 내에 형성될 수 있다. 제1 필드 분산 영역의 제1 부분(131)의 깊이는 제1 핀형 패턴(F1)을 정의하는 제1 트렌치(ST)의 깊이보다 얕을 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치에서, 제1 필드 분산 영역의 제2 부분(132)는 제1 필드 분산 영역의 제1 부분(131) 내에 형성될 수 있다. 예를 들어, 제1 필드 분산 영역의 제1 부분(131)은 제1 필드 분산 영역의 제2 부분(132)을 둘러싸고 있을 수 있다. 즉, 제1 필드 분산 영역의 제2 부분(132)은 전체적으로, 제1 필드 분산 영역의 제1 부분(131) 내에 형성될 수 있다.
제1 필드 분산 영역의 제1 부분(131)의 일부는 게이트 전극(140)과 오버랩될 수 있다. 하지만, 제1 필드 분산 영역의 제2 부분(132)은 게이트 전극(140)과 오버랩되지 않을 수 있다. 즉, 제1 필드 분산 영역의 제2 부분(132)과 게이트 전극(140) 사이에 제1 필드 분산 영역의 제1 부분(131)이 위치할 수 있다.
제1 필드 분산 영역의 제1 부분(131)의 불순물의 농도는 제1 필드 분산 영역의 제2 부분(132)의 불순물의 농도보다 낮을 수 있다.
제1 필드 분산 영역의 제1 부분(131)은 제1 소오스 영역(120) 및 제1 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. 반면, 제1 필드 분산 영역의 제2 부분(132)은 바디 영역(110) 및 드리프트 영역(115)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
덧붙여, 제1 필드 분산 영역의 제2 부분(132)은 그라운드 전압(ground voltage)과 전기적으로 연결될 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 필드 분산 영역의 제2 부분(132)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 필드 분산 영역의 제2 부분(132)은 제1 필드 분산 영역의 제1 부분(131)과 오버랩되는 영역과, 제1 필드 분산 영역의 제1 부분(131)과 오버랩되지 않는 영역을 포함할 수 있다.
다시 말하면, 제1 필드 분산 영역의 제2 부분(132)은 제1 필드 분산 영역의 제1 부분(131) 내에 전체적으로 형성되지 않을 수 있다.
제1 필드 분산 영역의 제1 부분(131)과 오버랩되지 않는 제1 필드 분산 영역의 제2 부분(132)은 드리프트 영역(115) 내에 형성되고, 드리프트 영역(115)에 의해 둘러싸여 있을 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 게이트 절연막(142)은 게이트 전극(140)과 게이트 스페이서(145) 사이에 배치되지 않을 수 있다.
또한, 게이트 절연막(142)은 게이트 스페이서(145)의 측벽을 따라 제2 방향(Y)으로 형성되지 않을 수 있다.
즉, 게이트 절연막(142)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성되지만, 게이트 스페이서(145)의 측벽 상에 전체적으로 형성되지 않을 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 핀형 패턴(F1)의 단변, 좀 더 구체적으로, 제1 핀형 패턴의 상부(도 3의 107a 참고)의 단변은 전체적으로 필드 절연막(105)과 접할 수 있다.
하지만, 도 1 및 도 3에서 도시된 것과 같이, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 핀형 패턴의 상부(107a)의 장변은 필드 절연막(105)과 접하지 않을 수 있다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 참고적으로, 도 9 및 도 10은 도 1의 C - C를 따라서 절단한 단면도들이다.
도 9를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 소오스 영역(120)은 제1 핀형 패턴(F1)의 측벽 및 상면 상에 형성되는 제1 에피층(122)을 더 포함할 수 있다.
다시 말하면, 제1 에피층(122)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 제1 소오스 영역(120)은 상승된 소오스 영역일 수 있다.
또한, 제1 드레인 영역(125), 제1 바디 컨택 영역(112) 및/또는 제1 필드 분산 영역(130)은 제1 핀형 패턴(F1)의 측벽 및 상면 상에 형성되는 에피층을 각각 포함할 수 있다.
제1 핀형 패턴(F1)이 실리콘 핀형 액티브 패턴일 경우, 제1 에피층(122)은 예를 들어, 실리콘 에피층, 실리콘 게르마늄 에피층 또는 탄소를 포함하는 실리콘 에피층 중 하나일 수 있지만, 이에 제한되는 것은 아니다.
도 10을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 게이트 전극(140)의 일측에, 제1 핀형 패턴(F1) 내에 제1 리세스(122r)이 형성될 수 있다.
제1 에피층(122)은 제1 리세스(122r)를 채우고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제1 소오스 영역(120)은 제1 리세스(122r)를 채우는 제1 에피층(122)를 포함할 수 있고, 상승된 소오스 영역일 수 있다.
제1 에피층(122)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(122)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 10에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 실시예들에 따른 반도체 장치는 N형의 반도체 장치를 이용하여 설명하고 있으므로, 제1 에피층(122)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 Si일 때, 제1 에피층(122)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 이와 달리, 제1 에피층(122)은 제1 핀형 패턴(F1)과 동일한 Si을 포함할 수도 다.
만약, 본 발명의 실시예들에 따른 반도체 장치가 P형의 반도체 장치일 경우, 제1 에피층(122)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 소오스 영역(120)과 마찬가지로, 제1 드레인 영역(125), 제1 바디 컨택 영역(112) 및/또는 제1 필드 분산 영역(130)은 제1 핀형 패턴(F1) 내에 형성된 리세스를 채우는 에피층을 포함할 수 있다.
도 11 내지 도 14를 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 부분과 중복되는 부분은 간략히 설명하거나, 생략한다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념적인 평면도이다. 도 12는 도 11의 C - C를 따라서 절단한 단면도이고, 도 13은 도 11의 D - D를 따라서 절단한 단면도이고, 도 14는 도 11의 E - E를 따라서 절단한 단면도이다.
참고적으로, 도 11의 A - A를 따라서 절단한 단면도는 도 2와 실질적으로 동일하다. 도 11의 F - F를 따라서 절단한 단면도는 드레인 부분을 절단한 것으로, 도 12와 도면 부호가 다른 것을 제외하고 실질적으로 유사하다.
도 11 내지 도 14를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 제1 핀형 패턴(F1)과, 제2 핀형 패턴(F2)과, 게이트 전극(140)과, 제1 소오스 영역(120)과, 제2 소오스 영역(220)과, 바디 영역(110)과, 제1 드레인 영역(125)과, 제2 드레인 영역(225)과, 드리프트 영역(115)과, 제1 필드 분산 영역(130)과, 제2 필드 분산 영역(230) 등을 포함할 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판 상에 형성될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(100)의 액티브 영역(ACT) 내에 형성될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 각각 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 간에 나란하게 배치될 수 있다. 다시 말하면, 제1 방향(X)으로 각각 연장되는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제2 방향(Y)으로 배열되어 있을 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 깊이의 제1 트렌치(ST)에 의해 구분될 수 있다. 제1 트렌치(ST)의 일부 및 제2 트렌치(DT)의 일부를 채우도록 형성된 필드 절연막(105)에 의해 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 분리될 수 있다.
제1 핀형 패턴(F1)과, 제1 소오스 영역(120)과, 제1 드레인 영역(125), 제1 필드 분산 영역(130) 등에 대한 설명은 도 1 내지 도 4를 이용한 것과 실질적으로 동일하므로, 이하 생략한다.
게이트 전극(140)은 제1 핀형 패턴(F1)과, 제2 핀형 패턴(F2)과, 필드 절연막(105) 상에 배치될 수 있다. 게이트 전극(140)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다.
제2 소오스 영역(220)은 게이트 전극(140)의 일측에 배치될 수 있다. 제2 소오스 영역(220)은 제2 핀형 패턴(F2) 내에 형성될 수 있다.
제2 소오스 영역(220)은 제1 소오스 영역(120)과 대응되도록 형성될 수 있다. 도 12에서 도시된 것과 같이, 제1 소오스 영역(120) 및 제2 소오스 영역(220)은 각각 핀형 패턴(F1, F2) 내에 형성될 수 있으므로, 제1 소오스 영역(120) 및 제2 소오스 영역(220)은 액티브 영역(ACT) 내에서 접촉하지 않을 수 있다.
즉, 제1 소오스 영역(120) 및 제2 소오스 영역(220)은 바디 영역(110) 내에서 접촉하지 않을 수 있다.
제2 소오스 영역(220)과 제2 소오스 영역(220)에 소오스 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제2 소오스 영역(220)의 상부에 실리사이드막이 형성될 수도 있다.
제2 소오스 영역(220)은 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
바디 영역(110)은 게이트 전극(140)의 일측에 형성될 수 있다. 구체적으로, 바디 영역(110)은 제1 소오스 영역(120)의 하부 및 제2 소오스 영역(220)의 하부에, 제1 소오스 영역(120) 및 제2 소오스 영역(220)을 둘러싸도록 형성될 수 있다.
바디 영역(110)은 제1 핀형 패턴(F1), 제2 핀형 패턴(F2) 및 액티브 영역(ACT) 내에 형성될 수 있다.
바디 영역(110)은 액티브 영역(ACT)을 지나, 기판(100)까지 연장되어 형성될 수 있다. 즉, 바디 영역(110)의 일부는 기판(100) 내에 형성될 수 있다.
제2 바디 컨택 영역(212)은 제2 소오스 영역(220)에 인접하여, 제2 핀형 패턴(F2)의 바디 영역(110) 내에 형성될 수 있다. 제2 바디 컨택 영역(212)은 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제2 드레인 영역(225)은 게이트 전극(140)의 타측에 배치될 수 있다. 제2 드레인 영역(225)은 제2 핀형 패턴(F2) 내에 형성될 수 있다.
제2 드레인 영역(225)은 제1 드레인 영역(125)과 대응되도록 형성될 수 있다. 도 12에서 도시된 것과 유사하게, 제1 드레인 영역(125) 및 제2 드레인 영역(225)은 각각 핀형 패턴(F1, F2) 내에 형성될 수 있으므로, 제1 드레인 영역(125) 및 제2 드레인 영역(225)은 액티브 영역(ACT) 내에서 접촉하지 않을 수 있다.
즉, 제1 드레인 영역(125) 및 제2 드레인 영역(225)은 드리프트 영역(115) 내에서 접촉하지 않을 수 있다.
제2 드레인 영역(225)과 제2 드레인 영역(225)에 드레인 전압을 인가하는 컨택 사이의 저항이 감소되도록, 제2 드레인 영역(225)의 상부에 실리사이드막이 형성될 수 있다.
제2 드레인 영역(225)은 드리프트 영역(115)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
제2 필드 분산 영역(230)은 게이트 전극(140)의 타측에 형성될 수 있다. 제2 필드 분산 영역(230)은 좀 더 구체적으로, 게이트 전극(140)과 제2 드레인 영역(225) 사이에 형성될 수 있다.
제2 필드 분산 영역(230)은 제2 핀형 패턴(F2) 내에 형성될 수 있다. 제2 필드 분산 영역(230)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
또한, 제2 필드 분산 영역(230)의 깊이는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 정의하는 제1 트렌치(ST)의 깊이보다 얕을 수 있다.
도 14에서 도시된 것과 같이, 제1 필드 분산 영역(130)은 제1 핀형 패턴(F1) 내에 형성되고, 제2 필드 분산 영역(230)은 제2 핀형 패턴(F2) 내에 형성될 수 있으므로, 제1 필드 분산 영역(130) 및 제2 필드 분산 영역(230)은 액티브 영역(ACT) 내에서 접촉하지 않을 수 있다.
제1 필드 분산 영역(130) 및 제2 필드 분산 영역(230)은 드리프트 영역(115) 내에서 서로 간에 접촉하지 않을 수 있다.
드리프트 영역(115)은 게이트 전극(140)의 타측에 형성될 수 있다. 드리프트 영역(115)은 제1 드레인 영역(125)의 하부, 제1 필드 분산 영역(130)의 하부, 제2 드레인 영역(225)의 하부 및 제2 필드 분산 영역(230)의 하부에 형성될 수 있다. 드리프트 영역(115)은 제1 드레인 영역(125), 제1 필드 분산 영역(130), 제2 드레인 영역(225) 및 제2 필드 분산 영역(230)을 둘러싸도록 형성될 수 있다.
제1 필드 분산 영역(130) 및 제2 필드 분산 영역(230)은 드리프트 영역(115) 내에 배치될 수 있다.
드리프트 영역(115)은 제1 핀형 패턴(F1), 제2 핀형 패턴(F2) 및 액티브 영역(ACT) 내에 형성될 수 있다.
드리프트 영역(115)은 액티브 영역(ACT)을 지나, 기판(100)까지 연장되어 형성될 수 있다. 즉, 바디 영역(110)의 일부는 기판(100) 내에 형성될 수 있다.
도 15는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 11 내지 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 참고적으로, 도 15는 도 11의 C - C를 따라서 절단한 단면도이다.
도 15를 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 제1 소오스 영역(120) 및 제2 소오스 영역(220)은 서로 간에 접촉할 수 있다.
이와 유사하게, 제1 드레인 영역(125) 및 제2 드레인 영역(225)은 서로 간에 접촉할 수 있다.
도 15에서 도시되는 것과 같이, 제1 소오스 영역(120) 및 제2 소오스 영역(220)은 서로 간에 접촉하므로, 제1 소오스 영역(120) 및 제2 소오스 영역(220) 사이에 에어갭(185)이 배치될 수 있다.
제1 소오스 영역(120) 및 제2 소오스 영역(220)와 유사하게, 제1 드레인 영역(125) 및 제2 드레인 영역(225) 사이에 에어갭(185)이 배치될 수 있다.
제1 소오스 영역(120)은 제1 핀형 패턴(F1) 내에 형성된 제1 리세스(122r) 채우는 제1 에피층(122)를 포함할 수 있고, 제2 소오스 영역(220)은 제2 핀형 패턴(F2) 내에 형성된 제2 리세스(222r) 채우는 제2 에피층(222)를 포함할 수 있다.
도 16는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 11 내지 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 본 발명의 제10 실시예에 따른 반도체 장치에서, 도 11의 A - A를 따라서 절단한 단면도는 도 5와 실질적으로 동일하고, 도 16은 도 11의 D - D를 따라서 절단한 단면도일 수 있다. 또한, 제1 핀형 패턴(F1) 내에 형성되는 제1 필드 분산 영역(130)에 관한 설명은 도 5를 이용한 것과 실질적으로 동일하므로, 생략한다.
도 16을 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 제2 필드 분산 영역(230)은 서로 다른 불순물의 농도를 갖는 제1 부분(231)과 제2 부분(232)을 포함할 수 있다.
제2 필드 분산 영역의 제1 부분(231)은 드리프트 영역(115) 내에 형성될 수 있다. 제2 필드 분산 영역의 제1 부분(231)의 깊이는 제2 핀형 패턴(F2)을 정의하는 제1 트렌치(ST)의 깊이보다 얕을 수 있다.
제2 필드 분산 영역의 제2 부분(232)는 제2 필드 분산 영역의 제1 부분(231) 내에 형성될 수 있다. 예를 들어, 제2 필드 분산 영역의 제1 부분(231)은 제2 필드 분산 영역의 제2 부분(232)을 둘러싸고 있을 수 있다. 즉, 제2 필드 분산 영역의 제2 부분(232)은 전체적으로, 제2 필드 분산 영역의 제1 부분(231) 내에 형성될 수 있다.
제2 필드 분산 영역의 제1 부분(231)의 일부는 게이트 전극(140)과 오버랩될 수 있다. 하지만, 제2 필드 분산 영역의 제2 부분(232)은 게이트 전극(140)과 오버랩되지 않을 수 있다.
제2 필드 분산 영역의 제1 부분(231)의 불순물의 농도는 제2 필드 분산 영역의 제2 부분(232)의 불순물의 농도보다 낮을 수 있다.
제2 필드 분산 영역의 제2 부분(232)은 그라운드 전압과 전기적으로 연결될 수 있다.
도 17은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 본 발명의 제11 실시예에 따른 반도체 장치에서, 도 11의 A - A를 따라서 절단한 단면도는 도 6과 실질적으로 동일하고, 도 17은 도 11의 D - D를 따라서 절단한 단면도일 수 있다. 또한, 제1 핀형 패턴(F1) 내에 형성되는 제1 필드 분산 영역(130)에 관한 설명은 도 6을 이용한 것과 실질적으로 동일하므로, 생략한다.
도 17을 참고하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제2 필드 분산 영역의 제2 부분(232)의 일부는 게이트 전극(140)과 오버랩될 수 있다.
제2 필드 분산 영역의 제2 부분(232)은 제2 필드 분산 영역의 제1 부분(231)과 오버랩되는 영역과, 제2 필드 분산 영역의 제1 부분(231)과 오버랩되지 않는 영역을 포함할 수 있다.
다시 말하면, 제2 필드 분산 영역의 제2 부분(232)은 제2 필드 분산 영역의 제1 부분(231) 내에 전체적으로 형성되지 않을 수 있다.
제2 필드 분산 영역의 제1 부분(231)과 오버랩되지 않는 제2 필드 분산 영역의 제2 부분(232)은 드리프트 영역(115) 내에 형성되고, 드리프트 영역(115)에 의해 둘러싸여 있을 수 있다.
이하에서, 도 18 내지 도 21을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 시스템에 대해 설명한다.
도 18은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템은 배터리(1410), PMIC(power management IC)(1420), 다수의 모듈(1431~1444)를 포함할 수 있다. PMIC(1420)는 배터리(1410)로부터 전압을 제공받아서 각각의 모듈(1431~1444)에 필요한 크기의 전압 레벨로 변환하여, 각 모듈(1431~1444)에 제공한다. PMIC(1420)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템은 휴대단말기일 수 있다. 휴대단말기는 컨트롤러(510), PMIC(512), 배터리(515), 신호 처리부(523), 오디오 처리부(525), 메모리(530), 표시부(550) 등을 포함할 수 있다.
키패드(527)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능키들을 포함한다.
신호 처리부(523)는 휴대단말기의 무선 통신 기능을 수행하며, RF부와 모뎀(MODEM)을 포함할 수 있다. RF부는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF수신기 등을 포함한다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기 및 RF부에서 수신되는 신호를 복조 및 복호화하는 수신기 등을 포함한다.
오디오 처리부(525)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함한다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리한다. 또한, 오디오 처리부(525)는 모뎀에서 수신되는 디지털 오디오신호를 상기 오디오 코덱을 통해 아날로그신호를 변환하여 재생하거나 또는 마이크로부터 발생되는 아날로그 오디오 신호를 상기 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행한다. 코덱은 별도로 구비되거나 휴대단말기의 제어부(510)에 포함될 수 있다.
메모리(530)는 롬(ROM)과 램(RAM)로 구성된다. 메모리부(30)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(550)는 영상신호 및 사용자 데이터를 화면으로 표시하거나 통화수행과 관련된 데이터를 표시한다. 이때, 표시부(550)는 LCD(Liquid Crystal Display) 또는 OLED(Organic Light Emitting Diodes)등으로 이루어질 수 있다. LCD 또는 OLED를 터치스크린(Touch Screen)방식으로 구현하는 경우, 표시부(550)는 키패드(527)와 함께 휴대단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(510)는 휴대단말기의 전반적인 동작을 제어하는 기능을 수행한다. 제어부(510)는 PMIC(512)를 포함할 수 있다. PMIC(512)는 배터리(515)로부터 전압을 제공받아서 필요한 크기의 전압 레벨로 변환한다. PMIC(512)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 또 다른 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 바디 영역 115: 드리프트 영역
120, 220: 소오스 영역 125, 225: 드레인 영역
130, 230: 필드 분산 영역 140: 게이트 전극
F1, F2: 핀형 패턴 ACT: 액티브 영역

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 핀형 패턴;
    상기 핀형 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 트렌치를 정의하는 게이트 스페이서;
    상기 게이트 트렌치의 측벽과 바닥면을 따라 연장되는 게이트 절연막;
    상기 기판 상에, 상기 핀형 패턴과 교차하고, 상기 게이트 트렌치를 채우는 게이트 전극;
    상기 게이트 전극의 일측에 배치되는 제1 도전형의 소오스 영역;
    상기 소오스 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역;
    상기 게이트 전극의 타측에 배치되는 제1 도전형의 드레인 영역;
    상기 게이트 전극과 상기 드레인 영역 사이에, 상기 핀형 패턴 내에 형성되는 제2 도전형의 필드 분산 영역; 및
    상기 드레인 영역의 하부 및 상기 필드 분산 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 드레인 영역 및 상기 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 필드 분산 영역의 일부는 상기 게이트 전극과 오버랩되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 핀형 패턴은 상기 기판 상에 형성되는 필드 절연막에 의해 감싸 지는 하부와, 상기 핀형 패턴 하부 상의 상부를 포함하고,
    상기 필드 분산 영역은 상기 핀형 패턴의 하부의 일부 및 상기 핀형 패턴의 상부에 형성되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 필드 분산 영역 내에 형성되는 제2 도전형의 필드 컨택 영역을 더 포함하고,
    상기 필드 컨택 영역의 불순물의 농도는 상기 필드 분산 영역의 불순물의 농도보다 높은 반도체 장치.
  5. 제1 방향으로 연장되는 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 트렌치에 바로 인접하여 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치;
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막;
    상기 핀형 패턴 상체, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 트렌치를 정의하는 게이트 스페이서;
    상기 게이트 트렌치의 측벽과 바닥면을 따라 연장되는 게이트 절연막;
    상기 필드 절연막 상에, 상기 핀형 패턴과 교차하고, 상기 게이트 트렌치를 채우는 게이트 전극;
    상기 게이트 전극의 일측에 배치되는 제1 도전형의 소오스 영역;
    상기 소오스 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 소오스 영역을 둘러싸는 제2 도전형의 바디 영역;
    상기 게이트 전극의 타측에 배치되는 제1 도전형의 드레인 영역;
    상기 게이트 전극과 상기 드레인 영역 사이에, 상기 핀형 패턴 내에 형성되는 제2 도전형의 필드 분산 영역으로, 상기 필드 분산 영역의 일부는 상기 게이트 전극과 오버랩되는 필드 분산 영역; 및
    상기 드레인 영역의 하부 및 상기 필드 분산 영역의 하부의 상기 핀형 패턴 내에 형성되고, 상기 드레인 영역 및 상기 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 필드 분산 영역은 제1 불순물 농도를 갖는 제1 부분과, 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 부분을 포함하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 필드 분산 영역의 깊이는 상기 제1 깊이보다 얕은 반도체 장치.
  8. 제5 항에 있어서,
    상기 바디 영역의 깊이 및 상기 드리프트 영역의 깊이는 각각 상기 제2 깊이보다 깊은 반도체 장치.
  9. 기판 상에 형성되고, 제1 방향으로 연장되고, 서로 간에 나란한 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 트렌치를 정의하는 게이트 스페이서;
    상기 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막;
    상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하도록 형성되고, 상기 게이트 트렌치를 채우는 게이트 전극;
    상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 소오스 영역 및 제2 소오스 영역;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 내에 형성되고, 상기 제1 소오스 영역 및 상기 제2 소오스 영역을 둘러싸는 제2 도전형의 바디 영역;
    상기 게이트 전극의 타측에 배치되는 제1 도전형의 제1 드레인 영역 및 제2 드레인 영역;
    상기 게이트 전극과 상기 제1 드레인 영역 사이에, 상기 제1 핀형 패턴 내에 형성되는 제2 도전형의 제1 필드 분산 영역;
    상기 게이트 전극과 상기 제2 드레인 영역 사이에, 상기 제2 핀형 패턴 내에 형성되는 제2 도전형의 제2 필드 분산 영역; 및
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 내에 형성되고, 상기 제1 및 제2 드레인 영역과 상기 제1 및 제2 필드 분산 영역을 둘러싸는 제1 도전형의 드리프트 영역을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 소오스 영역 및 상기 제2 소오스 영역은 서로 간에 접촉하고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 간에 접촉하는 반도체 장치.
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