KR101778866B1 - 아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스 - Google Patents

아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스 Download PDF

Info

Publication number
KR101778866B1
KR101778866B1 KR1020157003163A KR20157003163A KR101778866B1 KR 101778866 B1 KR101778866 B1 KR 101778866B1 KR 1020157003163 A KR1020157003163 A KR 1020157003163A KR 20157003163 A KR20157003163 A KR 20157003163A KR 101778866 B1 KR101778866 B1 KR 101778866B1
Authority
KR
South Korea
Prior art keywords
buffer layer
germanium
parasitic leakage
leakage barrier
layer
Prior art date
Application number
KR1020157003163A
Other languages
English (en)
Other versions
KR20150036414A (ko
Inventor
라비 필라리세티
니티 고엘
한 우이 텐
반 에이치. 레
윌리 라흐매디
마르코 라도사블례비치
길버트 듀이
벤자민 추-쿵
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150036414A publication Critical patent/KR20150036414A/ko
Application granted granted Critical
Publication of KR101778866B1 publication Critical patent/KR101778866B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

아래에 놓인 기생 누설 배리어 층들과 게르마늄 활성층을 갖는 반도체 디바이스를 설명한다. 예를 들어, 반도체 디바이스는 기판 위에 배치된 제1 버퍼 층을 포함한다. 기생 누설 배리어가 제1 버퍼 층 위에 배치된다. 제2 버퍼 층이 기생 누설 배리어 위에 배치된다. 게르마늄 활성층이 제2 버퍼 층 위에 배치된다. 게이트 전극 스택이 게르마늄 활성층 위에 배치된다. 소스 및 드레인 영역이 게이트 전극 스택의 어느 한 측 상에서 기생 누설 배리어 위에 배치된다.

Description

아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING GERMANIUM ACTIVE LAYER WITH UNDERLYING PARASITIC LEAKAGE BARRIER LAYER}
본 발명의 실시예들은 반도체 디바이스 분야, 특히 아래에 놓인 기생 누설 배리어 층들과 게르마늄 활성층을 갖는 반도체 디바이스 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품을 제조하게 한다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다. 다른 경우에, 실리콘-온-인슐레이터 기판은 감소된 누설을 제공할 수 있으므로 바람직하다.
벌크 실리콘 기판 상에서, 트라이-게이트 트랜지스터의 제조 공정은 종종, 트랜지스터 바디(즉, "핀(fin)")의 하부에서 금속 게이트 전극의 하부를 소스 및 드레인 연장 단부들(tips)과 정렬할 경우 문제에 부딪힌다. 트라이-게이트 트랜지스터가 벌크 기판 상에 형성될 경우, 최적의 게이트 제어 및 단채널 효과(short-channel effects) 감소를 위해 적절한 정렬이 필요하다. 예를 들어, 소스 및 드레인 연장 단부들이 금속 게이트 전극보다 더 깊을 경우, 펀치-쓰루(punch-through)가 일어날 수 있다. 대안으로, 금속 게이트 전극이 소스 및 드레인 연장 단부들보다 더 깊을 경우, 결과적으로 바람직하지 않은 게이트 기생 용량이 초래될 수 있다.
트랜지스터의 접합 누설을 감소시키기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 접합 누설 억제 분야에는 상당한 개선이 여전히 필요하다.
도 1은 종래의 반도체 디바이스의 단면도를 예시한다.
도 2는 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 반도체 디바이스의 단면도를 예시한다.
도 3은 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 평면 반도체 디바이스의 단면도를 예시한다.
도 4는 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 비평면 반도체 디바이스의 입체도를 예시한다.
도 5a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다.
도 5b는 본 발명의 일 실시예에 따른, a-a' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다.
도 5c는 본 발명의 일 실시예에 따른, b-b' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 6a-6d는 본 발명의 일 실시예에 따른, 게르마늄 나노와이어들의 수직 배열 및 아래에 놓인 기생 누설 배리어 층을 갖는 나노와이어 반도체 디바이스의 제조 방법에서의 각종 작업들을 나타내는 3차원 단면도들을 예시한다.
도 7은 본 발명의 한 구현에 따른 컴퓨팅 디바이스를 예시한다.
게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층들을 갖는 반도체 디바이스를 설명한다. 후속하는 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들이 서술된다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없음이 이해될 것이다.
하기 설명된 하나 이상의 실시예는 게르마늄 활성층 디바이스들에서 기생 누설을 감소시키기 위한 접근법들, 및 결과적인 구조체들에 관한 것이다. 예를 들어, 하나 이상의 실시예는 게르마늄-기반 나노와이어 또는 게이트-올-어라운드(gate-all-around) 디바이스들에서 성능을 개선하기 위해 특히 효과적일 수 있다.
본 발명에 설명된 개념들의 예를 들기 위해, 도 1은 종래의 반도체 디바이스의 단면도를 예시한다. 도 1을 참조하면, 종래의 디바이스(100)는 Ge과 Si 간의 격자 부정합을 관리하기 위해 완화(relaxed) 실리콘 게르마늄(SiGe) 버퍼 층들(106)(예를 들어, 70% SiGe 버퍼이며, 이는 50% SiGe 및 궁극적으로는 필수적으로 순수한 Ge 채널 영역(102)까지의 수준에 이름)을 통해 실리콘(Si) 기판(104)(예를 들어, 실리콘 웨이퍼의 일부로서) 위에 성장시킨 게르마늄(Ge) 채널 영역(102)을 포함한다. 하지만, 이들 SiGe 버퍼 층들(106)은 채널 영역(102) 아래의 영역 내에서, 적어도 SiGe 버퍼 층들(106) 내에서 평행 전도(parallel conduction)를 가능하게 하는 점에서 상당히 도전성(conductive)이다. 평행 전도는 화살표(108)로 나타낸 바와 같이 소스 영역(110)에서 드레인 영역(112)으로 디바이스(100)에서 기생 누설을 유발할 수 있다. 도 1은 또한 분리 영역들(114), 및 티타늄 질화물(TiN) 게이트(116B) 및 고 유전율(high-k) 게이트 유전체(116A) 전극 스택(116)과 같은 게이트 전극 스택(116)을 묘사함을 주목한다. 하부 게이트 절연체(BGI,bottom gate insulator) 구조체(120) 상에 배치된 하부 게이트 전극 스택(116')이 포함된 랩-어라운드(wrap-around) 또는 나노와이어 구성의 경우에도 그러한 누설이 발생할 수 있음이 이해될 것이다.
기생 누설(108)에 추가하여, 또는 이와 함께, 분리 영역들(114)과 게르마늄-기반 버퍼 층들 간에 형성된 불량한 계면들은 기생 누설을 유발하거나 이에 기여하는 상당한 표면 상태들(surface states)을 생성할 수 있다. 어떻게 생성되는 지와는 상관없이, 기생 누설(108)은 디바이스의 오프-상태 누설을 악화시킬 수 있으므로 트랜지스터 성능을 방해할 수 있다. 결국, 그러한 기생 누설은 저 누설 게르마늄-기반 반도체 디바이스의 제조를 달성하기 어렵게 할 수 있다.
전술한 쟁점들을 해결하기 위해, 일 실시예에서, 기생 누설 배리어 층이 게르마늄-기반 반도체 디바이스와 통합된다. 예로서, 도 2는 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 반도체 디바이스의 단면도를 예시한다.
도 2를 참조하면, 반도체 디바이스(200)는 Ge와 Si 간의 격자 부정합을 관리하기 위해 실리콘 게르마늄(SiGe) 버퍼 층들(206A 및 206B)(예를 들어 70% SiGe 버퍼(206A), 이는 50% SiGe(206B) 및 궁극적으로는 필수적으로 순수한 Ge 채널 영역(202)까지의 수준에 이름)을 통해 실리콘(Si) 기판(204)(예를 들어, 실리콘 웨이퍼의 일부로서) 상에 성장시킨 게르마늄(Ge) 채널 영역(202)을 포함한다. 버퍼 층들(206A 및 206B) 간에 기생 누설 배리어(230)가 배치된다. 반도체 디바이스(200)는 또한, 분리 영역들(214)과, 티타늄 질화물(TiN) 게이트(216B) 및 고 유전율 게이트 유전체(216A) 전극 스택(216)과 같은 게이트 전극 스택(216)을 포함할 수도 있다. 하부 게이트 절연체(BGI) 구조체(220) 상에 배치된 하부 게이트 전극 스택(216')이 포함된 랩-어라운드 또는 나노와이어 구성이 형성될 수 있다. 도 2에 또한 묘사된 바와 같이, 소스 및 드레인 영역(210 및 212)은 각각, 게이트 전극 스택(216)의 어느 한 측 상에 포함된다. 일 실시예에서, 기생 누설 배리어(230)는 소스 영역(210)에서 드레인 영역(212)으로의 누설 경로(208)를 차단하며, 이는 도 1의 디바이스(100)에서는 차단되지 않았다.
본 명세서 전반에 걸쳐 사용된 바와 같이, 용어 순수한 또는 필수적으로 순수한 게르마늄은 전부가 아닐 경우 매우 상당한 양의 게르마늄으로 구성된 게르마늄 재료를 설명하기 위해 사용될 수 있다. 하지만, 실제로 100% 순수 Ge은 형성하기가 어려울 수 있으므로 소량 퍼센트의 Si을 포함할 수 있음이 이해될 것이다. Si은 Ge의 퇴적 동안 불가피한 불순물 또는 구성요소로서 포함될 수 있거나, 퇴적 후 처리(post deposition processing) 동안에 확산시 Ge를 "오염시킬" 수 있다. 그와 같이, 본 발명에 설명된 실시예들은 Si과 같은 비-Ge 원자들 또는 종들을 비교적 소량, 예를 들어 "불순물" 수준으로 포함하는 Ge 채널들을 포함할 수 있는 Ge 채널에 관한 것이다.
일 실시예에서, 기생 누설 배리어(230)는 제1 버퍼 층(206A)의 밴드갭보다 더 크고, 제2 버퍼 층(206B)의 밴드갭보다 더 크고, 게르마늄 활성층(202)의 밴드갭보다 더 큰 밴드갭을 갖는 반도체 층을 포함한다. 그러한 방식으로, 더 큰 밴드갭의 반도체 층에 의해 낮은 누설 경로들이 차단된다. 하지만, 일 실시예에서, 기생 누설 배리어(230)는 제1 버퍼 층(206A)의 유효 격자 상수를 교란시키지 않는다. 이 방식으로, 예를 들어, 기판(204)에서 활성 영역(202)으로의 전이를 중단시키지 않거나 결함들을 유발하지 않고 실리콘 기판에서 게르마늄 활성 영역으로의 그레이딩(grading)이 유지된다. 따라서, 일 실시예에서, 실리콘과 같은 더 큰 밴드갭의 재료를 버퍼 층(206)의 격자 상수를 변경시키지 않기 위해 충분히 얇은 두께로 형성한다.
한 예시적 실시예에서, 기판(204)은 필수적으로 실리콘으로 구성되며, 제1 버퍼 층(206A)은 실리콘 게르마늄으로 구성되고, 제2 버퍼 층(206B)은 제1 버퍼 층보다 더 높은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고(예를 들어, 50% Ge 대 30% Ge), 게르마늄 활성층(202)은 필수적으로 게르마늄으로 구성된다. 그러한 일 실시예에서, 기생 누설 배리어(230)는, 필수적으로 실리콘으로 구성되거나, 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄(예를 들어, 약 10% Ge)으로 구성된 층을 포함한다. 다른 그러한 실시예에서, 기생 누설 배리어(230)는 교번하는 제1 및 제2 층 유형(230A 및 230B)을 포함하며, 그의 예시적 층상 구조는 도 2에 묘사된다. 제1 층 유형은 필수적으로 실리콘으로 구성되거나, 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된다. 제2 층 유형은 필수적으로 제1 버퍼 층(206A)과 동일한 재료로 구성된다. 그러한 특정 실시예에서, 제1 버퍼 층(206A)은 대략 Si0 .7Ge0 .3으로 구성되며, 제2 버퍼 층은 대략 Si0 .3Ge0 . 7으로 구성되고, 제1 층 유형(203A)은 필수적으로 실리콘으로 구성되고 약 1-3 nm 범위의 두께를 갖는다. 각각의 층의 수는 첫 번째 층과 마지막 층의 정체성(즉, 제1 또는 제2 층 유형)에 따라 변화할 수 있다. 예시적 실시예에서, 약 3-5개의 교번하는 쌍(230A 및 230B)이 기생 누설 배리어(230)를 형성한다. 대안의 실시예에서, 제2 층 유형은 필수적으로 제2 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 소스 및 드레인 영역(210/212)은 도 2에 묘사된 바와 같이, 게르마늄 활성층(202) 및 제2 버퍼 층(206B)에 배치되지만, 기생 누설 배리어(230)와 접촉하지 않는다. 도 2는 다양한 선택사항들을 나타내도록 일반적으로 도시된다. 제1 실시예에서, 소스 및 드레인 영역은, 도 3과 관련하여 더 상세히 설명된 바와 같이, 게르마늄 활성층(202) 및 제2 버퍼 층(206B)의 일부들을 도핑함으로써 형성된다. 두 번째 실시예에서, 게르마늄 활성층(202) 및 제2 버퍼 층(206B)의 일부들과 상이한 반도체 재료를 성장시켜 소스 및 드레인 영역(210/212)을 형성한다.
기판(204)은 제조 공정을 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(204)은 반도체 산업에서 통상적으로 사용되는 P-형 실리콘 기판과 같은 벌크 기판이다. 일 실시예에서, 기판(204)은, 이에 제한되지는 않지만 인(phosphorous), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서, 기판(204)의 실리콘 원자들의 농도는 97% 초과이거나, 대안으로, 도펀트 원자들의 농도는 1% 미만이다. 다른 실시예에서, 기판(204)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑된 벌크 실리콘 단결정 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다.
기판(204)은 대신에, 벌크 결정 기판과 에피택셜 층 사이에 배치된 절연층을 포함하여, 예를 들어 실리콘-온-인슐레이터 기판을 형성할 수 있다. 일 실시예에서, 절연 층은, 이에 제한되지는 않지만, 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxy-nitride) 또는 고 유전율 유전체 층과 같은 재료로 구성된다. 기판(204)은 대안으로 III-V 족 재료로 구성될 수 있다. 일 실시예에서, 기판(204)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 다른 실시예에서, 기판(204)은 III-V 재료, 및 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 전하-캐리어 도펀트 불순물 원자들로 구성된다.
일 실시예에서, 게이트 전극 스택(216)의 게이트 전극은 금속 게이트로 구성되며, 게이트 유전체 층은 고 유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다 또한, 게이트 유전체 층의 일부는 게르마늄 활성층(202)의 상부 몇 개 층들로부터 형성된 자연 산화물 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 상부 고 유전율 부분, 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다. 일 실시예에서, 게이트 전극은 P-형 또는 N-형 재료로 구성된다. 게이트 전극 스택(216)은 또한 묘사되지는 않았지만 유전체 스페이서들을 포함할 수 있다.
반도체 디바이스(200)는 게이트-올-어라운드 디바이스들을 포함하여, 평면 및 비평면 디바이스 모두를 포함하는 것으로 일반적으로 도시된다. 그러한 디바이스들은 도 3(평면 디바이스), 도 4(비평면 디바이스) 및 도 5(나노와이어-기반 디바이스)와 함께 하기에 더 구체적으로 설명된다. 모든 경우에, 기생 누설 배리어가 디바이스와 통합된다. 기생 누설 배리어는 그러한 디바이스들에서의 누설을 억제하기에 효과적일 수 있다. 따라서, 반도체 디바이스(200)는 게이트, 채널 영역 및 소스/드레인 영역들의 쌍을 포함하는 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(200)는, 이에 제한되지는 않지만, MOS-FET 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 디바이스(200)는 평면 또는 3차원 MOS-FET이며, 분리형 디바이스이거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N- 및 P-채널 트랜지스터 모두 단일 기판 상에 제조하여 CMOS 집적 회로를 형성할 수 있다. 또한, 상기 디바이스들을 집적 회로에 통합하기 위해 추가 상호접속 배선을 제조할 수 있다.
예로서, 도 3은 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 평면 반도체 디바이스의 단면도를 예시한다. 그러한 일 실시예에서, 반도체 디바이스는 게르마늄 활성층의 단일 면 상에만 배치된 게이트 전극 스택을 갖는 평면 디바이스이다.
도 3을 참조하면, 평면 반도체 디바이스(300)는 기판(204) 위에 배치된 제1 버퍼 층(206A)를 포함한다. 기생 누설 배리어(230)는 제1 버퍼 층(206A) 위에 배치된다. 제2 버퍼 층(206B)은 기생 누설 배리어(230) 위에 배치된다. 게르마늄 활성층(202)은 제2 버퍼 층(206B) 위에 배치된다. 게이트 전극 스택(216)은 게르마늄 활성층(202) 위에 배치된다. 소스 및 드레인 영역(210/212)은 게이트 전극 스택(216)의 어느 한 측 상에서 기생 누설 배리어(230) 위에 배치된다. 더 구체적으로, 일 실시예에서, 소스 및 드레인 영역(210/212)은 도 3에 묘사된 바와 같이, 게르마늄 활성층(202) 및 제2 버퍼 층(206B)의 일부들을 도핑함으로써 형성된다. 일 실시예에서, 도 3에 또한 묘사된 바와 같이, 제1 버퍼 층(206A)은 기판(204) 상에 배치되고, 기생 누설 배리어(230)는 제1 버퍼 층(206A) 상에 배치되고, 제2 버퍼 층(206B)은 기생 누설 배리어(230) 상에 배치되며, 게르마늄 활성층(202)은 제2 버퍼 층(206B) 상에 배치되고, 게이트 전극 스택(216)은 게르마늄 활성층(202) 상에 배치된다.
도 3에 묘사된 바와 같이, 반도체 디바이스(300)는 또한, 분리 영역(214)을 포함할 수도 있다. 비록 기생 누설 배리어(230)의 하부와 어느정도 정렬된 것으로 묘사되었지만, 분리 영역들(214)의 깊이는 변화할 수 있음이 이해될 것이다. 도 3의 유사한 피처 명칭들은 도 2와 관련하여 설명된 바와 같을 수 있음이 또한 이해될 것이다.
전술한 바와 같이, 본 발명의 실시예들은 비평면 MOS-FET에 적용될 수 있다. 예를 들어, 트라이-게이트 디바이스들과 같은 3차원 아키텍처를 갖는 디바이스들은 전술한 공정으로부터 이득을 얻을 수 있다. 도 4는 본 발명의 일 실시예에 따른, 게르마늄 활성층 및 아래에 놓인 기생 누설 배리어 층을 갖는 비평면 반도체 디바이스의 입체도를 예시한다.
도 4를 참조하면, 비평면 반도체 디바이스(400)는 기판(204) 위에 배치된 제1 버퍼 층(206A)을 포함한다. 기생 누설 배리어(230)는 제1 버퍼 층(206A) 위에 배치된다. 제2 버퍼 층(206B)은 기생 누설 배리어(230) 위에 배치된다. 3차원 게르마늄 활성층(202)은 제2 버퍼 층(206B) 위에 배치된다. 게이트 전극 스택(216)은 3차원 게르마늄 활성층(202) 상에 배치되고 이를 적어도 부분적으로 둘러싼다. 소스 및 드레인 영역(210/212)은 게이트 전극 스택(216)의 어느 한 측 상에서 기생 누설 배리어(230) 위에 배치된다. 분리 영역들(214) 및 게이트 전극 스페이서들(440)도 또한 묘사된다.
비록 도 4에 도시된 도면에 묘사되지 않고 도 2에 선택으로서 도시되었지만, 일 실시예에서, 게이트 전극 스택(216)은 3차원 게르마늄 활성층(202)을 완전히 둘러싼다. 그 실시예에서, 비평면 반도체 디바이스(400)는 기생 누설 배리어(230)와 게이트 전극 스택 하부 부분(도 2의 216') 사이에 배치된 하부 게이트 절연(BGI) 구조체(도 2의 220)를 더 포함한다. 하지만, 다른 실시예에서, 게이트 전극(216)은 오직 3차원 게르마늄 활성층(202)의 노출된 상부 및 측부들 상에서 3차원 게르마늄 활성층(202)을 둘러싼다.
비록 도 4에는 제1 버퍼 층(206A)의 하부와 어느정도 정렬된 것으로 묘사되었지만, 분리 영역들(214)의 깊이는 변화할 수 있음이 이해될 것이다. 또한, 비록 도 4에는 제2 버퍼 층(206B)의 상부와 어느정도 정렬된 것으로 묘사되었지만, 분리 영역들(214)의 높이는 변화할 수 있음이 이해될 것이다. 도 4의 유사한 피처 명칭들은 도 2와 관련하여 설명된 바와 같을 수 있음도 또한 이해될 것이다.
다른 양태에서, 도 5a는 본 발명의 일 실시예에 따른, 게르마늄 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다. 도 5b는 a-a'축을 따라 취한, 도 5a의 게르마늄 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다. 도 5c는 b-b'축을 따라 취한, 도 5a의 게르마늄 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 5a를 참조하면, 반도체 디바이스(500)는 기판(204) 위에 배치되는 하나 이상의 수직 적층된 게르마늄 나노와이어(550 세트)를 포함한다. 본 발명의 실시예들은 단일 와이어 디바이스 및 다수의 와이어 디바이스 모두를 타겟으로 한다. 예로서, 나노와이어들(550A, 550B 및 550C)을 갖는 3개의 나노와이어-기반 디바이스들이 예시적 목적으로 도시된다. 설명 상의 편의를 위해, 설명이 나노와이어들 중 오직 하나에 대해서만 이루어질 경우 나노와이어(550A)가 예로서 사용된다. 하나의 나노와이어의 속성이 설명된 경우, 복수의 나노와이어를 기반으로 실시예들은 각각의 나노와이어에 대해 동일한 속성들을 가질 수 있음이 이해될 것이다.
적어도 제1 나노와이어(550A)는 게르마늄 채널 영역(202)을 포함한다. 게르마늄 채널 영역(202)은 길이(L)를 갖는다. 도 5b를 참조하면, 게르마늄 채널 영역(202)은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 5a 및 5b 모두를 참조하면, 게이트 전극 스택(216)은 게르마늄 채널 영역(202)을 포함하여, 각각의 나노와이어(550)의 채널 영역들 각각의 전체 둘레를 둘러싼다. 게이트 전극 스택(216)은 채널 영역들과 게이트 전극(개별적으로 도시되지 않음) 사이에 배치되는 게이트 유전체 층과 함께 게이트 전극을 포함한다. 게르마늄 채널 영역(202) 및 추가 나노와이어들(550B 및 550C)의 채널 영역들은 아래에 놓인 기판 재료 또는 위에 놓인 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(216)에 의해 완전히 둘러싸인다는 점에서 불연속적이다. 따라서, 복수의 나노와이어(550)를 갖는 실시예들에서, 나노와이어들의 채널 영역들은 또한, 도 5b에 묘사된 바와 같이, 서로에 대해 불연속적이다.
도 5a-5c를 참조하면, 기생 누설 배리어(230)는 기판(204) 위에 배치된 제1 버퍼 층(206A) 위에 배치된다. 기생 누설 배리어(230)는 하나 이상의 나노와이어(550) 아래에 추가로 배치된다. 일 실시예에서, 게르마늄 채널 영역(202)은 게이트 전극(216)에 의해 완전히 둘러싸이고, 하부 게이트 절연(BGI) 층(220)은 기생 누설 배리어(230)와 게이트 전극 스택(216) 하부 부분 사이에 배치된다.
다시 도 5a를 참조하면, 각 나노와이어(550)는 또한, 게르마늄 채널 영역(202)의 어느 한 측 상을 포함하는 채널 영역들의 어느 한 측 상의 나노와이어에 배치된 소스 및 드레인 영역(210 및 212)을 포함한다. 소스 및 드레인 영역(210/212)은 기생 누설 배리어(230) 상에(on) 또는 그 위에(over)(묘사되지는 않았지만 개재 제2 버퍼 층 부분(206B)을 갖고) 배치된다. 일 실시예에서, 소스 및 드레인 영역(210/212)은 임베디드 소스 및 드레인 영역이며, 예를 들어 나노와이어들의 적어도 일부가 제거되고 소스/드레인 재료 영역으로 교체된다. 하지만, 다른 실시예에서, 소스 및 드레인 영역(210/212)은 하나 이상의 게르마늄 나노와이어(550) 부분들로 구성된다.
콘택(570)들의 쌍이 소스/드레인 영역(210/212) 위에 배치된다. 일 실시예에서, 반도체 디바이스(500)는 스페이서(540)들의 쌍을 더 포함한다. 스페이서들(540)은 게이트 전극 스택(216)과 콘택(570)들의 쌍 사이에 배치된다. 전술한 바와 같이, 적어도 여러 실시예들에서, 채널 영역 및 소스/드레인 영역은 불연속적으로 제조된다. 하지만, 나노와이어들(550)의 모든 영역들이 불연속적으로 제조될 필요는 없거나 불연속적으로 제조될 수는 없다. 예를 들어, 도 5c를 참조하면, 나노와이어들(550A-550C)은 스페이서들(540) 아래의 위치에서 불연속적이 아니다. 일 실시예에서, 나노와이어들(550A-550C)의 스택은 그 사이에, 게르마늄 나노와이어들 사이에 개재된 실리콘 게르마늄 또는 실리콘과 같은 개재 반도체 재료(580)를 갖는다. 일 실시예에서, 하부 나노와이어(550A)는 제2 버퍼 층(206B)의 일부와 여전히 접촉한다. 따라서, 일 실시예에서, 스페이서들(540) 중 하나 또는 둘 모두 아래의 복수의 수직 적층된 나노와이어(550)의 일부는 불연속적이 아니다.
도 5a-5c의 유사한 피처 명칭들은 도 2와 관련하여 설명된 바와 같을 수 있음이 이해될 것이다. 또한, 비록 전술한 디바이스(500)는 단일 디바이스에 대한 것이지만, 동일한 기판 상에 또는 동일한 기판 위에 배치된 NMOS 및 PMOS 나노와이어-기반 디바이스들 모두를 포함하는 CMOS 아키텍처도 또한 형성할 수 있다. 일 실시예에서, 나노와이어들(550)은 와이어들 또는 리본들과 같이 크기가 정해질 수 있으며 직각 모서리들 또는 둥근 모서리들을 가질 수 있다.
다른 양태에서, 나노와이어 반도체 구조체의 제조 방법이 제공된다. 예를 들어, 도 6a-6d는 본 발명의 일 실시예에 따른, 게르마늄 나노와이어들의 수직 구성 및 아래에 놓인 기생 누설 배리어 층을 갖는 나노와이어 반도체 디바이스의 제조 방법에서의 각종 작업들을 나타내는 3차원 단면도들을 예시한다.
도 6a-6d는 본 발명의 일 실시예에 따른, 게르마늄 나노와이어들의 수직 배열 및 아래에 놓인 기생 누설 배리어 층을 갖는 나노와이어 반도체 디바이스의 제조 방법에서의 각종 작업들을 나타내는 3차원 단면도들을 예시한다.
도 6a를 참조하면, 핀(612)이 기판(602) 위에 형성된다. 핀은 게르마늄 와이어-형성 층들(604 및 608), 및 실리콘 또는 실리콘 게르마늄층과 같은 개재 재료 층(606)을 포함한다. 핀은 또한, 전술한 제2 버퍼 층들과 같은 버퍼 층(610)의 패터닝된 부분을 포함한다. 핀은 기생 누설 배리어 층(650) 상에 배치된다. 비록 묘사되지는 않았지만, 일 실시예에서,기판(602)과 기생 누설 배리어 층(650) 사이에 그레이딩(grading) 스택이 직접적으로 배치된다.
3개 게이트 구조체의 형성을 도시하는 특정 예에서, 도 6b는 3개의 희생 게이트(614A, 614B 및 614C)가 위에 배치된 핀-형 구조체(612)를 예시한다. 그러한 일 실시예에서, 3개의 희생 게이트(614A, 614B 및 614C)는, 예를 들어 플라즈마 에칭 공정으로 블랭킷 퇴적되고 패터닝된 희생 게이트 산화물 층(616) 및 희생 폴리실리콘 게이트 층(618)으로 구성된다.
3개의 희생 게이트(614A, 614B 및 614C)를 형성하기 위한 패터닝에 후속하여, 3개의 희생 게이트(614A, 614B 및 614C)의 측벽들 상에 스페이서들을 형성할 수 있고, 도 6b에 도시된 핀-형 구조체(612)의 영역들(620)에 도핑을 수행할 수 있고(예를 들어, 단부 및/또는 소스 및 드레인 유형 도핑), 3개의 희생 게이트(614A, 614B 및 614C)를 덮은 다음 재노출시키도록 층간 유전체 층을 형성할 수 있다. 이어서, 교체 게이트 공정 또는 게이트-최종(gate-last) 공정을 위해 층간 유전체 층을 연마하여 3개의 희생 게이트(614A, 614B 및 614C)를 노출시킬 수 있다. 도 6c를 참조하면, 스페이서들(622) 및 층간 유전체 층(624)과 함께 3개의 희생 게이트(614A, 614B 및 614C)를 노출시킨다.
이어서, 예를 들어 교체 게이트 또는 게이트-최종 공정 흐름에서 희생 게이트들(614A, 614B 및 614C)을 제거하여 핀-형 구조체(612)의 채널 부분들을 노출시킬 수 있다. 도 6d를 참조하면, 희생 게이트들(614A, 614B 및 614C)을 제거하여 트랜치(626)를 제공하고, 따라서 나노와이어들의 채널 부분들을 드러낸다. 트랜치들(626)에 의해 노출된 개재 재료 층(606) 부분들을 제거하여 게르마늄층들(604 및 608)의 불연속 부분들을 남긴다.
일 실시예에서, 실리콘을 선택적으로 제거하지만 게르마늄 나노와이어 구조체들(604 및 608)을 에칭하지 않는 습식 에칭을 이용하여 개재 재료 층(606)을 선택적으로 에칭한다. 일 실시예에서, 비록 도시되지는 않지만, 버퍼 층(610)의 일부들도 또한, 예를 들어 개재 재료 층(606)의 제거 이전에, 이후에 또는 그와 동시에 제거될 수 있다. 또한, 버퍼 층(610)은 전체적으로 제거될 수 있거나, 예를 들어 스페이서들 아래에 나머지를 남긴 채 부분적으로만 제거될 수 있거나, 대안으로 온전하게 잔류할 수 있다. 일 실시예에서, Ge 나노와이어/나노리본 디바이스들의 제조에 필요한 에칭 선택도는 인접한 층들에서 더 낮은 게르마늄 함량을 사용함으로써, 예를 들어 갈바닉 커플링 효과를 통해 증가한다. 예를 들어, 수산화 암모늄(ammonium hydroxide) 및 수산화 칼륨(potassium hydroxide)을 포함하는 수성 수산화물 화학물(aqueous hydroxide chemistries)과 같은 에칭 화학물을 사용하여 층들(606 및/또는 610)을 선택적으로 에칭할 수 있다. 이후에 디바이스 제조를 완결할 수 있다. 일 실시예에서, 도 5a와 관련하여 전술한 바와 같이, 게르마늄 나노와이어들(604 및 608) 주위에 및 기생 누설 배리어 층(650) 상에 서라운딩 게이트(surrounding gate) 전극을 형성한다.
따라서, 일 실시예에서, 게르마늄 층들(604 및 608)의 불연속 부분들은 나노와이어-기반 구조체에서 궁극적으로 채널 영역들이 된다. 따라서, 도 6d에 묘사된 공정 단계에서, 채널 공학 또는 조정(tuning)을 수행할 수 있다. 예를 들어, 일 실시예에서, 산화 및 에칭 공정들을 이용하여 게르마늄 층들(604 및 608)의 불연속 부분들을 가늘게(thinned) 한다. 그러한 에칭 공정은 와이어들이 분리되거나 개별화되는 것과 동시에 수행될 수 있다. 따라서, 게르마늄 층들(604 및 608)로부터 형성된 초기 와이어들은 더 두꺼워지기 시작할 수 있고, 디바이스의 소스 및 드레인 영역의 크기와는 상관없이 나노와이어 디바이스의 채널 영역에 적합한 크기까지 가늘어진다.
도 6d에 묘사된 바와 같은 불연속 채널 영역들의 형성에 후속하여, 고 유전율 게이트 유전체 및 금속 게이트 가공을 수행할 수 있고 소스 및 드레인 콘택을 추가할 수 있다. 콘택들은 도 6d에 잔류하는 층간 유전체 층(624) 부분들 위치에 형성될 수 있다.
따라서, 본 발명에 설명된 하나 이상의 실시예들은 기생 누설 배리어 층들이 통합된 게르마늄 활성 영역 구성들 기판 구성들을 타겟으로 한다. 그러한 구성들은 나노와이어-기반 디바이스들을 포함하여, 평면 디바이스들, 핀 또는 트라이-게이트 기반 디바이스들 및 게이트-올-어라운드 디바이스들과 같은 게르마늄 기반 트랜지스터들을 형성하기 위해 포함될 수 있다. 본 발명에 설명된 실시예들은 MOSFET(metal-oxide-semiconductor field effect transistors)의 접합 분리에 효과적일 수 있다. 제1 및 제2 버퍼 층들(206A/B), 기생 누설 배리어 스택(230)의 층들, 및 게르마늄 활성 영역(202)과 같은 재료들의 형성은, 이에 제한되지는 않지만 CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)와 같은 기술들 또는 다른 유사한 공정들에 의해 형성될 수 있음이 이해될 것이다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이에 제한되지는 않지만 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 게르마늄 활성층들 및 아래에 놓인 기생 누설 배리어 층들을 갖는 반도체 디바이스들을 포함한다.
일 실시예에서, 평면 반도체 디바이스는 기판 위에 배치된 제1 버퍼 층을 포함한다. 기생 누설 배리어는 제1 버퍼 층 위에 배치된다. 제2 버퍼 층은 기생 누설 배리어 위에 배치된다. 게르마늄 활성층은 제2 버퍼 층 위에 배치된다. 게이트 전극 스택은 게르마늄 활성층 위에 배치된다. 소스 및 드레인 영역은 게이트 전극 스택의 어느 한 측 상에서 기생 누설 배리어 위에 배치된다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 밴드갭보다 더 크고, 제2 버퍼 층의 밴드갭보다 더 크고, 게르마늄 활성층의 밴드갭보다 더 큰 밴드갭을 갖는 반도체 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는다.
일 실시예에서, 제1 버퍼 층은 기판 상에 배치되고, 기생 누설 배리어는 제1 버퍼 층 상에 배치되고, 제2 버퍼 층은 기생 누설 배리어 상에 배치되고, 게르마늄 활성층은 제2 버퍼 층 상에 배치되고, 게이트 전극 스택은 게르마늄 활성층 상에 배치된다.
일 실시예에서, 기판은 필수적으로 실리콘으로 구성되고, 제1 버퍼 층은 실리콘 게르마늄으로 구성되고, 제2 버퍼 층은 제1 버퍼 층보다 더 높은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고, 게르마늄 활성층은 필수적으로 게르마늄으로 구성된다.
일 실시예에서, 기생 누설 배리어는, 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함한다. 제1 층 유형은 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된다. 제2 층 유형은 필수적으로 제1 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 제1 버퍼 층은 대략 Si0 .7Ge0 .3으로 구성되며, 제2 버퍼 층은 대략 Si0 .3Ge0 . 7으로 구성되고, 제1 층 유형은 필수적으로 실리콘으로 구성되고 약 1-3 nm 범위의 두께를 갖는다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함한다. 제1 층 유형은 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된다. 제2 층 유형은 필수적으로 제2 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 소스 및 드레인 영역은 게르마늄 활성층 및 제2 버퍼 층에 배치되지만, 기생 누설 배리어와 접촉하지 않는다.
일 실시예에서, 비평면 반도체 디바이스는 기판 위에 배치된 제1 버퍼 층을 포함한다. 기생 누설 배리어는 제1 버퍼 층 위에 배치된다. 제2 버퍼 층은 기생 누설 배리어 위에 배치된다. 3차원 게르마늄 활성층은 제2 버퍼 층 위에 배치된다. 게이트 전극 스택은 3차원 게르마늄 활성층 상에 배치되고 이를 적어도 부분적으로 둘러싼다. 소스 및 드레인 영역은 게이트 전극 스택의 어느 한 측 상에서 기생 누설 배리어 위에 배치된다.
일 실시예에서, 게이트 전극 스택은 3차원 게르마늄 활성층을 완전히 둘러싸고, 비평면 반도체 디바이스는 기생 누설 배리어와 게이트 전극 스택 하부 부분 사이에 배치된 하부 게이트 절연(BGI) 구조체를 더 포함한다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 밴드갭보다 더 크고, 제2 버퍼 층의 밴드갭보다 더 크고, 3차원 게르마늄 활성층의 밴드갭보다 더 큰 밴드갭을 갖는 반도체 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는다.
일 실시예에서, 제1 버퍼 층은 기판 상에 배치되고, 기생 누설 배리어는 제1 버퍼 층 상에 배치되고, 제2 버퍼 층은 기생 누설 배리어 상에 배치되고, 3차원 게르마늄 활성층의 적어도 일부는 제2 버퍼 층 상에 배치된다.
일 실시예에서, 기판은 필수적으로 실리콘으로 구성되고, 제1 버퍼 층은 실리콘 게르마늄으로 구성되고, 제2 버퍼 층은 제1 버퍼 층보다 더 높은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고, 3차원 게르마늄 활성층은 필수적으로 게르마늄으로 구성된다.
일 실시예에서, 기생 누설 배리어는, 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함하고, 제1 층 유형은 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고, 제2 층 유형은 필수적으로 제1 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 제1 버퍼 층은 대략 Si0 .7Ge0 .3으로 구성되고, 제2 버퍼 층은 대략 Si0 .3Ge0 . 7으로 구성되고, 제1 층 유형은 필수적으로 실리콘으로 구성되고 약 1-3 nm 범위의 두께를 갖는다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함하고, 제1 층 유형은 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고, 제2 층 유형은 필수적으로 제2 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치된 하나 이상의 게르마늄 나노와이어의 수직 구성을 포함한다. 제1 버퍼 층은 기판 위에 배치된다. 기생 누설 배리어는 제1 버퍼 층 위에 배치된다. 제2 버퍼 층은 기생 누설 배리어 위에 배치된다. 최하부 게르마늄 나노와이어는 제2 버퍼 층 위에 배치된다. 게이트 전극 스택은 최하부 게르마늄 나노와이어 상에 배치되고 이를 적어도 부분적으로 둘러싸며, 나머지 게르마늄 나노와이어들 상에 배치되고 이를 완전히 둘러싼다. 소스 및 드레인 영역은 게이트 전극 스택의 어느 한 측 상에서 게르마늄 나노와이어 각각에 배치된다.
일 실시예에서, 게이트 전극 스택은 최하부 게르마늄 나노와이어를 완전히 둘러싸고, 반도체 디바이스는 기생 누설 배리어와 게이트 전극 스택 하부 부분 사이에 배치된 하부 게이트 절연(BGI) 구조체를 더 포함한다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 밴드갭보다 더 크고, 제2 버퍼 층의 밴드갭보다 더 크고, 게르마늄 나노와이어들의 밴드갭보다 더 큰 밴드갭을 갖는 반도체 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는다.
일 실시예에서, 제1 버퍼 층은 기판 상에 배치되고, 기생 누설 배리어는 제1 버퍼 층 상에 배치되고, 제2 버퍼 층은 기생 누설 배리어 상에 배치된다.
일 실시예에서, 기판은 필수적으로 실리콘으로 구성되고, 제1 버퍼 층은 실리콘 게르마늄으로 구성되고, 제2 버퍼 층은 제1 버퍼 층보다 더 높은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되고, 게르마늄 나노와이어들은 필수적으로 게르마늄으로 구성된다.
일 실시예에서, 기생 누설 배리어는, 필수적으로 실리콘으로 구성되거나 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된 층을 포함한다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함한다. 제1 층 유형은 필수적으로 실리콘으로 구성되거나, 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된다. 제2 층 유형은 필수적으로 제1 버퍼 층과 동일한 재료로 구성된다.
일 실시예에서, 제1 버퍼 층은 대략 Si0 .7Ge0 .3으로 구성되고, 제2 버퍼 층은 대략 Si0 .3Ge0 . 7으로 구성되고, 제1 층 유형은 필수적으로 실리콘으로 구성되고 약 1-3 nm 범위의 두께를 갖는다.
일 실시예에서, 기생 누설 배리어는 교번하는 제1 및 제2 층 유형을 포함한다. 제1 층 유형은 필수적으로 실리콘으로 구성되거나, 제1 또는 제2 버퍼 층보다 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된다. 제2 층 유형은 필수적으로 제2 버퍼 층과 동일한 재료로 구성된다.

Claims (20)

  1. 평면 반도체 디바이스로서,
    기판 위쪽에(above) 배치된 제1 버퍼 층;
    상기 제1 버퍼 층 위쪽에 배치된 기생 누설 배리어;
    상기 기생 누설 배리어 위쪽에 배치된 제2 버퍼 층;
    상기 제2 버퍼 층 위쪽에 배치된 게르마늄 활성층;
    상기 게르마늄 활성층 위쪽에 배치된 게이트 전극 스택; 및
    상기 게이트 전극 스택의 어느 한 측 상에서, 상기 기생 누설 배리어 위쪽에 배치된 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들은 상기 게르마늄 활성층 및 상기 제2 버퍼층에 배치되지만, 상기 기생 누설 배리어와 접촉하지 않음 -
    을 포함하는 평면 반도체 디바이스.
  2. 제1항에 있어서, 상기 기생 누설 배리어는, 상기 제1 버퍼 층의 밴드갭보다 크고, 상기 제2 버퍼 층의 밴드갭보다 크고, 상기 게르마늄 활성층의 밴드갭보다 큰 밴드갭을 갖는 반도체 층을 포함하는 평면 반도체 디바이스.
  3. 제1항에 있어서, 상기 기생 누설 배리어는 상기 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는 평면 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 버퍼 층은 상기 기판 바로 위에(directly on) 배치되고, 상기 기생 누설 배리어는 상기 제1 버퍼 층 바로 위에 배치되고, 상기 제2 버퍼 층은 상기 기생 누설 배리어 바로 위에 배치되고, 상기 게르마늄 활성층은 상기 제2 버퍼 층 바로 위에 배치되고, 상기 게이트 전극 스택은 상기 게르마늄 활성층 바로 위에 배치되는 평면 반도체 디바이스.
  5. 제4항에 있어서, 상기 기판은 필수적으로 실리콘으로 구성되고, 상기 제1 버퍼 층은 실리콘 게르마늄을 포함하고, 상기 제2 버퍼 층은 상기 제1 버퍼 층보다 높은 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고, 상기 게르마늄 활성층은 필수적으로 게르마늄으로 구성되는 평면 반도체 디바이스.
  6. 비평면 반도체 디바이스로서,
    기판 위쪽에 배치된 제1 버퍼 층;
    상기 제1 버퍼 층 위쪽에 배치된 기생 누설 배리어;
    상기 기생 누설 배리어 위쪽에 배치된 제2 버퍼 층;
    상기 제2 버퍼 층 위쪽에 배치된 3차원 게르마늄 활성층;
    상기 3차원 게르마늄 활성층 바로 위에 배치되고 상기 3차원 게르마늄 활성층을 완전히 둘러싼 게이트 전극 스택;
    상기 기생 누설 배리어와 상기 게이트 전극 스택의 하부 부분 사이에 배치된 하부 게이트 절연(BGI) 구조체; 및
    상기 게이트 전극 스택의 어느 한 측 상에서, 상기 기생 누설 배리어 위쪽에 배치된 소스 및 드레인 영역들
    을 포함하는 비평면 반도체 디바이스.
  7. 삭제
  8. 제6항에 있어서, 상기 기생 누설 배리어는, 상기 제1 버퍼 층의 밴드갭보다 크고, 상기 제2 버퍼 층의 밴드갭보다 크고, 상기 3차원 게르마늄 활성층의 밴드갭보다 큰 밴드갭을 갖는 반도체 층을 포함하는 비평면 반도체 디바이스.
  9. 제6항에 있어서, 상기 기생 누설 배리어는 상기 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는 비평면 반도체 디바이스.
  10. 제6항에 있어서, 상기 제1 버퍼 층은 상기 기판 바로 위에 배치되고, 상기 기생 누설 배리어는 상기 제1 버퍼 층 바로 위에 배치되고, 상기 제2 버퍼 층은 상기 기생 누설 배리어 바로 위에 배치되고, 상기 3차원 게르마늄 활성층의 적어도 일부는 상기 제2 버퍼 층 바로 위에 배치되는 비평면 반도체 디바이스.
  11. 반도체 디바이스로서,
    기판 위쪽에 배치된 하나 이상의 게르마늄 나노와이어의 수직 구성;
    상기 기판 위쪽에 배치된 제1 버퍼 층;
    상기 제1 버퍼 층 위쪽에 배치된 기생 누설 배리어 - 상기 기생 누설 배리어 위쪽에 최하부 게르마늄 나노와이어가 배치됨 -;
    상기 하나 이상의 게르마늄 나노와이어의 상기 최하부 게르마늄 나노와이어 바로 위에 배치되고 상기 최하부 게르마늄 나노와이어를 적어도 부분적으로 둘러싸며, 상기 하나 이상의 게르마늄 나노와이어의 나머지 게르마늄 나노와이어들 바로 위에 배치되고 상기 나머지 게르마늄 나노와이어들을 완전히 둘러싸는 게이트 전극 스택; 및
    상기 게이트 전극 스택의 어느 한 측 상에서, 각각의 게르마늄 나노와이어에 배치된 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 게이트 전극 스택은 상기 최하부 게르마늄 나노와이어를 완전히 둘러싸고, 상기 반도체 디바이스는,
    상기 기생 누설 배리어와 상기 게이트 전극 스택의 하부 부분 사이에 배치된 하부 게이트 절연(BGI) 구조체
    를 더 포함하는 반도체 디바이스.
  13. 제11항에 있어서, 상기 기생 누설 배리어는, 상기 제1 버퍼 층의 밴드갭보다 크고, 상기 게르마늄 나노와이어들의 밴드갭보다 큰 밴드갭을 갖는 반도체 층을 포함하는 반도체 디바이스.
  14. 제11항에 있어서, 상기 기생 누설 배리어는 상기 제1 버퍼 층의 유효 격자 상수를 교란시키지 않는 반도체 디바이스.
  15. 제11항에 있어서, 상기 제1 버퍼 층은 상기 기판 바로 위에 배치되고, 상기 기생 누설 배리어는 상기 제1 버퍼 층 바로 위에 배치된 반도체 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020157003163A 2012-09-27 2013-06-24 아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스 KR101778866B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/629,178 2012-09-27
US13/629,178 US8710490B2 (en) 2012-09-27 2012-09-27 Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer
PCT/US2013/047430 WO2014051773A1 (en) 2012-09-27 2013-06-24 Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer

Publications (2)

Publication Number Publication Date
KR20150036414A KR20150036414A (ko) 2015-04-07
KR101778866B1 true KR101778866B1 (ko) 2017-09-14

Family

ID=50337973

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157003163A KR101778866B1 (ko) 2012-09-27 2013-06-24 아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스

Country Status (6)

Country Link
US (1) US8710490B2 (ko)
EP (1) EP2901490B1 (ko)
KR (1) KR101778866B1 (ko)
CN (1) CN104584224B (ko)
TW (1) TWI508298B (ko)
WO (1) WO2014051773A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
KR20160067640A (ko) * 2014-12-04 2016-06-14 삼성전자주식회사 헤테로구조를 갖는 반도체 소자 및 그 형성 방법
TWI569439B (zh) * 2015-03-31 2017-02-01 晶元光電股份有限公司 半導體單元
CN107636809B (zh) * 2015-06-27 2023-01-13 英特尔公司 用于隧穿场效应晶体管的截止状态寄生漏电减少
US9496263B1 (en) 2015-10-23 2016-11-15 International Business Machines Corporation Stacked strained and strain-relaxed hexagonal nanowires
US9960232B2 (en) * 2016-05-09 2018-05-01 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and methods of manufacturing the same
US10026652B2 (en) * 2016-08-17 2018-07-17 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and method of manufacturing the same
US11695081B2 (en) * 2018-06-29 2023-07-04 Intel Corporation Channel layer formation for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
US11569353B2 (en) 2021-02-02 2023-01-31 Micron Technology, Inc. Apparatuses including passing word lines comprising a band offset material, and related methods and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214156A1 (en) * 2004-10-12 2006-09-28 Nanosys, Inc. Fully integrated organic layered processes for making plastic electronics based on conductive polymers and semiconductor nanowires
US20070187716A1 (en) * 1999-03-12 2007-08-16 International Business Machines Corporation High speed ge channel heterostructures for field effect devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
ATE394794T1 (de) * 1999-03-12 2008-05-15 Ibm Ge kanal-heterostruktur mit hoher geschwindigkeit für feldeffektanordnungen
KR100615585B1 (ko) 2004-09-09 2006-08-25 삼성전자주식회사 반도체 소자의 게이트 패턴 형성방법
JP5317483B2 (ja) 2008-01-29 2013-10-16 株式会社東芝 半導体装置
DE102009047304B4 (de) 2009-11-30 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Leistungssteigerung in PFET-Transistoren mit einem Metallgatestapel mit großem ε durch Verbessern des Dotierstoffeinschlusses
KR101121633B1 (ko) 2009-12-30 2012-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
DE102011003439B4 (de) 2011-02-01 2014-03-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070187716A1 (en) * 1999-03-12 2007-08-16 International Business Machines Corporation High speed ge channel heterostructures for field effect devices
US20060214156A1 (en) * 2004-10-12 2006-09-28 Nanosys, Inc. Fully integrated organic layered processes for making plastic electronics based on conductive polymers and semiconductor nanowires

Also Published As

Publication number Publication date
US8710490B2 (en) 2014-04-29
CN104584224A (zh) 2015-04-29
WO2014051773A1 (en) 2014-04-03
EP2901490B1 (en) 2022-06-15
US20140084246A1 (en) 2014-03-27
CN104584224B (zh) 2017-12-29
TW201419541A (zh) 2014-05-16
KR20150036414A (ko) 2015-04-07
EP2901490A1 (en) 2015-08-05
TWI508298B (zh) 2015-11-11
EP2901490A4 (en) 2016-06-15

Similar Documents

Publication Publication Date Title
US11894465B2 (en) Deep gate-all-around semiconductor device having germanium or group III-V active layer
US10186580B2 (en) Semiconductor device having germanium active layer with underlying diffusion barrier layer
US10008565B2 (en) Semiconductor devices with germanium-rich active layers and doped transition layers
KR101778866B1 (ko) 아래에 놓인 기생 누설 배리어 층과 게르마늄 활성층을 갖는 반도체 디바이스
KR101709687B1 (ko) 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant