TWI508298B - 具有帶有下層寄生漏電阻隔層的鍺活性層之半導體裝置 - Google Patents

具有帶有下層寄生漏電阻隔層的鍺活性層之半導體裝置 Download PDF

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Description

具有帶有下層寄生漏電阻隔層的鍺活性層之半導體裝置 發明領域
本發明的實施例為半導體裝置領域，特別是指具有帶有位在下方的寄生漏電阻隔層的鍺活性層的半導體裝置。
 發明背景
過去數十年，積體電路的尺寸特徵已成為日益成長的半導體工業背後的驅動力。越來越小的尺寸特徵使得半導體晶片有限的實體空間得以增加功能性單元的密度。例如，縮減電晶體尺寸容許數量增加的記憶體裝置於一晶片上的配合，使得產品的製造有產能的增加，此驅動力雖提升產能，然而，卻不是沒有問題。理想化每個裝置的性能的必要性逐漸變得重要。
在積體電路裝置的製造中，多閘電晶體，例如三閘電晶體，在裝置的尺寸持續下降的情況下已變得更普遍。在傳統的製程中，三閘電晶體一般被製造於塊狀矽基材或絕緣層上矽基材。在某些狀況中，塊狀基材由於其低 價以及較三閘低複雜度的製程而較佳，在其他的狀況中，絕緣層上矽基材由於其可提供降低的漏電而較佳。
在塊狀矽基材上，針對三閘電晶體的製程通常在 於電晶體本體(亦即鰭片)的底部對齊金屬閘電極的底部與源極與汲極延伸尖端時遭遇問題，當三閘電晶體形成於塊狀基材時，適當的對齊對於理想化的閘控制是需要的並且以減少短通道效應。例如，若源極與汲極延伸尖端深於金屬閘電極，可能發生碰透。或者，若金屬閘電極深於源極/與汲極延伸尖端，其結果可能為不希望的閘電容寄生。
許多不同的技術被試圖以減少電晶體的接面漏電，然而，於抑制接面漏電的領域中，顯著的改善仍被需要。
依據本發明之一實施例，係特地提出一種平面半導體裝置包含一第一緩衝層設於一基材上方；一寄生漏電阻隔設置於該第一緩衝層上方；一第二緩衝層設置於該寄生漏電阻隔上方；一鍺活性層設置於該第二緩衝層上方；一閘電極堆疊設置於該鍺活性層上方；源極區與汲極區設置於該寄生漏電阻隔上方，位於該閘電極堆疊的每一側。
100‧‧‧傳統裝置
102‧‧‧鍺通道區
104‧‧‧矽基材
106‧‧‧矽鍺緩衝層
108‧‧‧寄生漏電
110‧‧‧源區
112‧‧‧汲極區
114‧‧‧阻隔區
116‧‧‧閘電極堆疊
116A‧‧‧高介電係數閘介電
116B‧‧‧氮化鈦閘
116’‧‧‧底部閘電極堆疊
120‧‧‧底部閘阻隔結構
200‧‧‧半導體裝置
202‧‧‧鍺通道區
204‧‧‧矽基材
206A、206B‧‧‧矽鍺緩衝層
208‧‧‧漏電通道
210、212‧‧‧源極區與汲極區
214‧‧‧阻隔區
216‧‧‧閘電極堆疊
216B‧‧‧氮化鈦閘
216A‧‧‧閘介電
216’‧‧‧底部閘電極堆疊
220‧‧‧底部閘阻隔結構
230‧‧‧寄生漏電阻隔
230A、230B‧‧‧第一與第二層形式
300‧‧‧平面半導體裝置
400‧‧‧非平面半導體裝置
440‧‧‧閘電極間隔件
500‧‧‧半導體裝置
550A、550B、550C‧‧‧奈米線
602‧‧‧基材
604、608‧‧‧鍺線材成型層
606‧‧‧中間材料層
610‧‧‧緩衝層
612‧‧‧鰭片
614A、614B、614C‧‧‧犧牲閘
616‧‧‧犧牲閘氧化層
618‧‧‧犧牲閘多晶矽層
620‧‧‧區域
622‧‧‧間隔件
624‧‧‧中間層介電層
626‧‧‧溝槽
650‧‧‧寄生漏電阻隔層
700‧‧‧電腦裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
圖1示出一傳統半導體裝置的剖視圖。
圖2示出根據本發明的一個實施例，具有帶有下層寄生漏電阻隔層的鍺活性層的半導體裝置的剖視圖。
圖3示出根據本發明的一個實施例，具有帶有下 層寄生漏電阻隔層的鍺活性層的平面半導體裝置的剖視圖。
圖4示出根據本發明的一個實施例，具有帶有下層寄生漏電阻隔層的鍺活性層的非平面半導體裝置的角度視圖。
圖5A示出根據本發明的一個實施例，奈米線基體的半導體結構的三維剖視圖。
圖5B示出根據本發明的一個實施例，沿著圖5A的奈米線基體的半導體結構的a-a’軸的剖視圖。
圖5C示出根據本發明的一個實施例，沿著圖5A的奈米線基體的半導體結構的b-b’軸的剖視圖。
圖6A-6D示出根據本發明的一個實施例，表示於製造具有直立排設的鍺奈米線與下層寄生漏電阻隔層的奈米線半導體裝置的方法中的不同步驟的三維剖視圖。
圖7示出根據本發明的一個實施態樣的電腦裝置。
 較佳實施例之詳細說明
具有帶有下層寄生漏電阻隔層的鍺活性層的半導體裝置被描述。在以下的說明中，為提供對本發明的實施例有完整的了解，數個特定的細節被提出，例如特定的整合與材料安排。本領域技術人員將可了解，本發明的實施例可在沒有這些特定細節下實施。在其他的情況下，為了不非必要地模糊本發明的實施例，普遍已知的特徵，例 如積體電路設計佈局，並未被詳細描述。再者，須了解的是，圖式中的不同實施例僅為圖示表面，並非必然以比例繪製。
以下說明的一或更多實施例為做法以及產生的 結構，以減少在鍺活性層裝置的寄生漏電。例如，一或更多實施例尤其有效於改善鍺基體的奈米線或閘環繞式裝置的性能。
本文為了示例的目的，圖1示出一傳統半導體裝 置的剖視圖。參閱圖1，一傳統裝置100包括一鍺通道區102藉由鬆弛矽鍺緩衝層106(例如70%矽鍺緩衝，其下降至50%矽鍺並且最終為實質純鍺通道區102)形成於一矽基材104(例如作為矽晶圓的一部分)上方以控制鍺與矽之間的晶格不適當配對。然而，這些矽鍺緩衝層106具有相當的導電性，以至於其容許在位於通道區102下方的區域中，至少在矽鍺緩衝層106中平行導電。此平行導電可在裝置100中造成寄生漏電，如箭頭108所示，由源極區110至汲極區112。 需注意的是，圖1也示出阻隔區114與一閘電極堆疊116，例如氮化鈦(TiN)閘116B以及高介電係數閘介電116A電極堆疊116。須了解的是，這樣的漏電可發生於即使在圍繞式或奈米線排設的情況，其中，一底部閘電極堆疊116’設置於一底部閘阻隔(BGI)結構120被包括。
附加的，或與寄生漏電108相關的，形成於阻隔 區114與鍺基體緩衝層之間的貧乏介面可產生顯著的表面狀態導致或貢獻於寄生漏電。無論如何產生，寄生漏電108 由於可能降低裝置的斷態漏電而可阻礙電晶體性能。最後，這樣的寄生漏電可使製造低漏電鍺基體半導體裝置難以達成。
為了解決前述的問題，在一個實施例中，一寄生漏電阻隔層結合於一鍺基體半導體裝置。如一個範例，圖2示出根據本發明的一個實施例，具有鍺活性層與下層寄生漏電阻隔層的半導體裝置的剖視圖。
參閱圖2，一半導體裝置200包括一鍺通道區202 藉由矽鍺緩衝層206A、206B(例如70%矽鍺緩衝206A，其下降至50%矽鍺206B並且最終為實質純鍺通道區202)形成於一矽基材204(例如作為矽晶圓的一部分)上方以控制鍺與矽之間的晶格不適當配對。一寄生漏電阻隔230設置於緩衝層206A、206B之間。半導體裝置200亦可包括阻隔區214以及一閘電極堆疊216，例如氮化鈦(TiN)閘216B以及高介電係數閘介電216A電極堆疊216。一圍繞式或奈米線排設可形成，其中，一底部閘電極堆疊216’設置於一底部閘阻隔(BGI)結構220上被包括。源極區與汲極區210、212分別被包括於閘電極堆疊216的每一側亦示於圖2。在一個實施例中，寄生漏電阻隔230阻礙由源極區210至汲極區212的一漏電通道208，其在圖1的裝置100中未被阻礙。
如本文從頭到尾使用的，純鍺或實質純鍺的用語可用以描述若非全部，則是相當大量的鍺組成的鍺材料。然而，須了解的是，實際上，100%純鍺形成是有困難的，因此，可包括微量百分比的矽，此矽可被包括為在鍺沉積 過程中不可避免的雜質或組成物，或在後沉積製程中由於擴散作用而「汙染」鍺。如此，本文所描述的實施例指向一鍺通道可包括含有相當小量，例如「雜質」等級的非鍺原子或群組，例如矽的鍺通道。
在一個實施例中，寄生漏電阻隔230包括具有大 於第一緩衝層206A的一能帶間隙、大於第二緩衝層206B的一能帶間隙，以及大於鍺活性層202的一能帶間隙的一能帶間隙的一半導體層。於該方式中，低漏電通道受到較高能帶間隙半導體層阻礙。然而，於該實施例中，寄生漏電阻隔230不破壞第一緩衝層206A的有效晶格常數。於該方式中，例如由矽基材至鍺活性區的分級被維持而不破壞或產生由基材204至活性區202的轉換的缺陷。因此，在一個實施利中，例如矽的一較高能帶間隙材料是形成至夠薄的厚度而不改變緩衝層206的晶格常數。
在一個範例實施例中，基材204實質地由矽組 成，第一緩衝層206A由矽鍺組成，第二緩衝層206B由具有較高於第一緩衝層的鍺濃度(例如50%鍺相對於30%鍺)的矽鍺組成，而鍺活性層202實質地由鍺組成。在這樣的一個實施例中，寄生漏電阻隔230包括一層實質地由具有較低於第一或第二緩衝層的鍺濃度(例如接近10%鍺)的矽或矽鍺組成。在另一個這樣的實施例中，寄生漏電阻隔230包括交替的第一與第二層形式230A、230B，其一個範例層疊結構示於圖2。第一層形式實質地由具有較低於第一或第二緩衝層的鍺濃度的矽或矽鍺組成。第二層形式實質地由與第一 緩衝層206A相同的材料組成。在這樣一個特定的實施例中，第一緩衝層206A由接近Si0.7 Ge0.3 組成，第二緩衝層由接近Si0.3 Ge0.7 組成，且第一層形式230A實質地由矽組成並且具有接近1-3奈米範圍的厚度。每一層的數量可隨著第一與最後一層的同一性(例如第一或第二層形式)變化。在一個範例實施例中，接近3-5交替對230A、230B組成寄生漏電阻隔230。在一個選擇性的實施例中，第二層形式為實質地與第二緩衝層相同的材料組成。
在一個實施例中，源極區與汲極區210/212設置於鍺活性層202以及第二緩衝層206B中，但不與寄生漏電阻隔230接觸，如圖2所示。圖2大致示出以表示不同的態樣。在第一實施例中，源極區與汲極區藉由鍺活性層202的參雜部形成並且位在第二緩衝層206B中，如圖3較詳細的說明。在第二實施例中，鍺活性層202的部分以及在第二緩衝層206B中以及一不同的半導體材料長出，以形成源極區與汲極區210/212。
基材204可為可抵抗一製程且於製程中電荷可遷移的半導體材料組成。在一個實施例中，基材204為塊狀基材，例如P型矽基材為普遍使用於半導體工業。在一個實施例中，基材204為矽晶體、矽/鍺或參雜有電荷載體例如但不限於磷、砷、硼或其結合物的鍺層。在一個實施例中，基材204中矽原子的濃度大於97%或選擇性地，參雜原子的濃度少於1%。在另一個實施例中，基材204為磊晶層形成於一明顯的結晶體基材上，例如一矽磊晶層形成於一參雜 硼的塊狀矽單晶體基材上。
基材204可替代以包括設置於一塊狀單晶基材以及一磊晶層之間以形成例如一絕緣層上矽基材的一阻隔層。在一個實施例中，阻隔層為例如但不限於二氧化矽、氮化矽、氮氧化矽或高介電係數介電層組成。基材204可替換地為III-V族材料組成。在一個實施例中，基材204為例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其結合組成。在另一個實施例中，基材204為一III-V族材料以及例如但不限於碳、矽、鍺、氧、硫、硒、碲的帶電參雜原子組成。
在一個實施例中，閘電極堆疊216的閘電極為一金屬閘組成且該閘介電層為高介電係數材料。例如，在一個實施例中，閘介電層為例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鋅鈮酸鉛或其結合的材料組成。再者，閘介電層的一部分可包括形成自鍺活性層202的頂部少數層的一層自然氧化層。在一個實施例中，閘介電層為一頂部高介電係數部分以及為半導體材料的氧化物組成的一底部組成。在一個實施例中，閘介電層為氧化鉿的一頂部以及二氧化矽或氮氧化矽的一底部組成。
在一個實施例中，閘電極為例如但不限於氮化金屬、碳化金屬、矽化金屬、鋁化金屬、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電氧化金屬組成。在一特定 的實施例中，閘電極為形成於一金屬功函數設定層上方的非功函數設定填充材料組成。在一個實施例中，閘電極為P型或N型材料組成。閘電極堆疊216亦可包括介電間隔件，圖未示。
半導體裝置200如圖所示大致地涵蓋平面與非平 面裝置兩者，包括閘環繞式裝置。這樣的裝置在以下配合圖3(平面裝置)、圖4(非平面裝置)與圖5(奈米線基體裝置)所述而更明確地描述。在所有範例中，一寄生漏電阻隔結合於裝置。該寄生漏電阻隔可有效地於這樣的裝置中抑制漏電。因此，半導體裝置200可為一半導體裝置配合一閘、一通道區與一對源極/汲極區。在一個實施例中，半導體裝置200為例如但不限於金屬氧化物半導體場效電晶體(MOS-FET)或微電機械(MEMS)系統。在一個實施例中，半導體裝置200為平面或三維金屬氧化半導體場效電晶體並且為一阻隔的裝置或為複數巢狀裝置的一裝置。如對於一典型積體電路的了解，N與P通道電晶體兩者可製造於單一基材上以形成CMOS積體電路。再者，額外的中間連接線可製造以將這樣的裝置整合於一積體電路。
如一個範例，圖3示出根據本發明的一個實施 例，具有一鍺活性層以及一下層寄生漏電阻隔層的平面半導體裝置的剖視圖。在這樣的一個實施例中，半導體裝置為具有一閘電極堆疊設置於鍺活性層的僅單一表面上的平面裝置。
參閱圖3，一平面半導體裝置300包括一第一緩衝 層206A設置於一基材204上方，一寄生漏電阻隔230設置於第一緩衝層206A上方，一第二緩衝層206B設置於寄生漏電阻隔230上方，一鍺活性層202設置於第二緩衝層206B上方，一閘電極堆疊216設置於鍺活性層202上方，源極與汲極區210/212設置於寄生漏電阻隔230上方，位於閘電極堆疊216的每一側。更具體地，在一個實施例中，源極與汲極區210/212藉由鍺活性層202的參雜部分與第二緩衝層206B形成，如圖3所示。在一個實施例中，第一緩衝層206A設置於基材204上，寄生漏電阻隔230設置於第一緩衝層206A上，第二緩衝層206B設置於寄生漏電阻隔230上，鍺活性層202設置於第二緩衝層206B上，以及閘電極堆疊216設置於鍺活性層202上，亦如圖3所示。
如圖3所示，半導體裝置300亦可包括阻隔區 214，雖然圖示中多少與寄生漏電阻隔230的底部對齊，但可以了解的是，阻隔區214的深度可變化，亦可了解的是，圖3指出的類似特徵也可為圖2所述。
如上述，本發明的實施例可應用於非平面金屬氧 化半導體場效電晶體，例如，帶有三維結構例如三閘裝置的裝置可由前述製程獲得。圖4示出根據本發明的一個實施例，具有一鍺活性層與一下層寄生漏電阻隔層的非平面半導體裝置的角度視圖。
參閱圖4，一非平面半導體裝置400包括一第一緩 衝層206A設置於一基材204上方，一寄生漏電阻隔230設置於第一緩衝層206A上方，一第二緩衝層206B設置於寄生漏 電阻隔230上方，一三維鍺活性層202設置於第二緩衝層206B上方，一閘電極堆疊216設置於三維鍺活性層202上並且至少部分圍繞三維鍺活性層202，源極與汲極區210/212設置於寄生漏電阻隔230上方，位於閘電極堆疊216的每一側，圖中亦示出阻隔區214與閘電極間隔件440。
雖然圖4未示出，但圖2示出一種選擇，在一個實 施例中，閘電極堆疊216完全圍繞三維鍺活性層202。在該實施例中，非平面半導體裝置400更包括一底部閘阻隔(BGI)結構(圖2的220)設置於寄生漏電阻隔230與閘電極堆疊(圖2的216’)的底部之間。然而，在另一個實施例中，閘電極216僅圍繞位於三維鍺活性層202外露的頂部與側面的三維鍺活性層202。
雖然圖4所示有稍微對齊第一緩衝層206A的底 部，可以了解的是，阻隔區214的深度可變化。雖然，圖4所示可稍微對齊第二緩衝層206B的頂部，可以了解的是，阻隔區214的高度可變化，亦可了解的是，圖4中所指出的類似的特徵亦可為圖2所述。
另一個目的中，圖5A示出根據本發明的一個實 施例，一鍺奈米線基體半導體結構的三維剖視圖。圖5B示出沿著圖5A的奈米線基體的半導體結構的a-a’軸的剖視圖。圖5C示出沿著圖5A的奈米線基體的半導體結構的b-b’軸的剖視圖。
參閱圖5A，一半導體裝置500包括一或更多直立 堆疊的鍺奈米線(550系列)設置於一基材204上方。本文的實 施例目標是在單線裝置與多線裝置兩者。如一範例，為圖示目的，示出具有奈米線550A、550B、550C的一三維奈米線基體裝置。為方便說明，奈米線550A是作為描述僅聚焦於奈米線的其中一者的一範例，可理解的是，奈米線的其中一者的屬性已被描述，基於多數奈米線的實施例對於每一奈米線可具有相同的屬性。
至少第一奈米線550A包括一鍺通道區202，該鍺 通道區202具有一長度L，參閱圖5B，鍺通道區202亦具有一矩形外圍至該長度L。參閱圖5A與圖5B，一閘電極堆疊216圍繞每一奈米線550的通道區的每一者的整個外圍，包括鍺通道區202。閘電極堆疊216包括與設置在通道區與閘電極(未單獨示出)之間的閘介電層一起的一閘電極。鍺通道區202與額外的奈米線550B、550C的通道區分離而其完全被閘電極堆疊216圍繞而沒有任何例如下方的基材材料或上方的通道製造材料的中間材料。因此，在具有多數奈米線5550的實施例中，奈米線的通道區亦彼此相對分離，如圖5B所示。
參閱圖5A至5C，寄生漏電阻隔230設置於一第一 緩衝層206A上方，第一緩衝層206A設置於基材204上方，寄生漏電阻隔230更設置於一或更多奈米線550下方。在一個實施例中，鍺通道區202由閘電極216完全圍繞且一底部閘阻隔(BGI)層220設置於寄生漏電阻隔230與閘電極堆疊216的一底部之間。
再參閱圖5A，奈米線550的每一者亦包括源極區 與汲極區210、212設置於奈米線位在通道區的每一側，包括鍺通道區202的每一側。源極區與汲極區210/212設置於寄生漏電阻隔230上或上方(以一中間第二緩衝層206B部分，圖未示)。在一個實施例中，源極區與汲極區210/212嵌入源極區與汲極區，例如奈米線的至少一部分被移除並且以源極/汲極材料區取代。然而，在另一個實施例中，源極區與汲極區210/212為一或更多鍺奈米線550的部分組成。
一對接觸件570設置越過源極區/汲極區 210/212，在一個實施例中，半導體裝置500更包括一對間隔件540，間隔件540設置於閘電極堆疊216與該對接觸件570之間。如前述，在至少數個實施例中，通道區與源極區/汲極區是被製成分離的。然而，並非奈米線550的所有區域都需要如此，或甚至可被製成分離的。例如，參閱圖5C，奈米線550A-550C在位於間隔件540下方的位置不是分離的。在一個實施例中，奈米線550A-550C的堆疊具有中間半導體材料580於其間，例如矽鍺或隙中間材料介於鍺奈米線之間。在一個實施例中，底部奈米線550A仍與一第二緩衝層206B的一部分接觸。因此，在一個實施例中，位在一或兩間隔件540下方的多數直立堆疊的奈米線550的一部分並非分離的。
須了解的是，圖5A至圖5C指出的類似特徵可為 圖2所述。此外，雖然前述描述的裝置500是針對單一裝置，一CMOS結構亦可形成以包括NMOS與PMOS奈米線基體裝 置兩者設置於相同的基材上或上方。在一個實施例中，奈米線550尺寸可為線狀或帶狀，並且可具有矩形方角或圓角。
在另一個目的中，製造奈米線半導體結構的方法 被提供，例如圖6A-圖6D示出根據本發明的一個實施例，表示於製造具有直立排設的鍺奈米線與下層寄生漏電阻隔層的奈米線半導體裝置的方法中的不同步驟的三維剖視圖。
圖6A-6D示出根據本發明的一個實施例，製造具 有一直立排設的鍺奈米線以及一下層寄生漏電阻隔層的奈米線半導體裝置的方法的不同步驟的三維剖視圖。
參閱圖6A，一鰭片612形成於一基材602上方， 該鰭片包括鍺線材成型層604、608以及例如矽或矽鍺層的一中間材料層606。鰭片亦包括例如前述第二緩衝層的一緩衝層610的一圖形部，鰭片設置於一寄生漏電阻隔層650上。雖然圖未示，在一個實施例中，一階層堆疊直接設置於基材602與寄生漏電阻隔層650之間。
在一特定的範例示出三閘結構的組成，圖6B示 出鰭片式結構612帶有三個犧牲閘614A、614B、614C設置於其上，在這樣的實施例中，三個犧牲閘614A、614B、614C為例如層狀沉積並且以電漿蝕刻製程形成圖形組成的一犧牲閘氧化層616、一犧牲閘多晶矽層618。
隨著圖形化以形成三犧牲閘614A、614B、614C， 間隔件可形成於三個犧牲閘614A、614B、614C的側壁，參雜可進行於如圖6B(例如尖端及/或源極與汲極式參雜)所示 的鰭片式結構612的區域620中，以及一中間層介電層可形成以覆蓋並且接著重新外露三犧牲閘614A、614B、614C。 中間層介電層可接著針對一取代閘或閘最終製程被拋光以使三犧牲閘614A、614B、614C外露。參閱圖6C，三犧牲閘614A、614B、614C與間隔件622以及中間層介電層624一起外露。
犧牲閘614A、614B、614C可接著被移除，例如在一閘取代或閘後製程工序中，以使鰭片式結構612的通道部外露。參閱圖6D，犧牲閘614A、614B、614C被移除以提供溝槽626並且因此顯露奈米線的通道部。中間層606藉由溝槽626外露的部分被移除以留下鍺層604、608的分離部分。
在一個實施例中，含矽層606被以濕式蝕刻選擇 性的蝕刻而選擇性地移除矽但不蝕刻鍺奈米線結構604、608。在一個實施例中，雖然圖未示，緩衝層610的部分亦可被移除，例如在移除中間層606之前、隨著或同時。此外，擴散阻隔層610可完全地被移除或部分移除，例如在間隔件下方留下殘餘，或擇一地被完整留下。在一個實施例中，在製造鍺奈米線/奈米帶裝置需要的蝕刻選擇比藉由使用較低鍺含量於鄰近層而加強，例如透過一伽凡尼耦接效應(galvanic coupling effect)，這樣的蝕刻化學物質作為液態氫氧化物化學物質，包括氫氧化氨與氫氧化鉀，例如，可被利用於選擇性蝕刻該層606及/或610，接著裝置的製造即可完成。在一個實施例中，一圍繞閘電極形成圍繞鍺奈米線 604、608並且位於寄生漏電阻隔層650上，如圖5A所示。
因此，在一個實施例中，鍺層604、608的分離部 分最終將成為奈米線基體結構中的通道區。因此，在圖6D所示的製程階段中，通道工程或調整可進行。例如，在一個實施例中，鍺層604、608的分離部分是使用氧化與蝕刻製程薄化。這樣的蝕刻製程可於線體被分離或個別化時同時進行。因此，由鍺層604、608所形成的初始的線體開始時可較厚並且被薄化至適合於奈米線裝置中的適合尺寸，由裝置的源極區與汲極區的尺寸中獨立出。
隨著如圖6D所示的分離的通道區形成，高介電 係數閘介電材與金屬閘製程可進行並且源極與汲極接觸件可被加上。接觸件可形成於遺留在圖6D的中間層介電層624的位置。
因此，一或更多此處描述的實施例是著重在鍺活 性區的安排基材的安排結合帶有寄生漏電阻隔層。這樣的安排可被包括以形成鍺基體電晶體例如平面裝置、鰭片或三閘基體裝置以及閘環繞式裝置，包括奈米線基體裝置。 此處描述的實施例對於金屬氧化半導體廠效電晶體(MOSFETs)的接合隔離可以是有效的。可被了解的是，材料的組成例如第一與第二緩衝層206A/B，一寄生漏電阻隔堆疊230的層以及鍺活性層202可藉由例如但不限於化學氣相蒸鍍(CVD)或分子束磊晶法(MBE)或其他類似製程的技術形成。
圖7示出根據本發明的一個實施態樣的電腦裝置 700，該電腦裝置700容納一板702，該板702可包括數個組件，包括但不限於處理器704以及至少一通訊晶片706，處理器704物理且電性耦接至板702。在某些實施態樣中，該至少一通訊晶片706亦物理且電性耦接至該板702，在更進一步的實施態樣中，通訊晶片706為處理器704的一部分。
端視其應用，電腦裝置700可包括其他組件可或 不物理與電性耦接至板702，這些其他的組件包括但不限於：揮發性記憶體(如DRAM)、非揮發性記憶體(如ROM)、快閃記憶體、圖像處理器、數位信號處理器、加密處理器、晶片、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲音編碼器、影像編碼器、電源放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、相機與主要儲存裝置(例如硬碟、光碟、DVD等)。
通訊晶片706允許電腦裝置700以無線通訊傳輸 數據與接收數據。「無線」的用語及其延伸可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由透過非固態媒介使用調變的電磁輻射傳達數據，此用語並非表示相關的裝置不含任何導線，雖然在某些實施例中可能沒有。通訊晶片706可執行任何一定數量的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、long term evolution(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其延伸物，以及任何其他指定為3G、4G、5G或更多的無線協定。電腦裝置700可包 括複數通訊晶片706，例如，一第一通訊晶片706可指定為例如Wi-Fi或藍芽的短範圍無線通訊，而一第二通訊晶片706可指定為例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他的長範圍無線通訊。
電腦裝置700的處理器704包括一封裝於處理器 704中的積體電路晶粒。在本發明的一些實施態樣中，處理器的積體電路晶粒包括一或更多根據本發明的實施態樣建立的裝置，例如MOS-FET電晶體。所謂「處理器」可視為任何裝置或裝置的部分，其可處理來自於寄存器及/或記憶體的電子數據，將電子數據轉換為其他可被儲存於寄存器及/或記憶體的電子數據。
通訊晶片706亦包括封裝於該通訊晶片706中的 一積體電路晶粒，根據本發明的另一實施方式，通訊晶片的積體電路晶粒包括一或更多裝置，例如根據本發明的實施例所建立的金屬氧化半導體場效電晶體電晶體。
在更進一步的實施態樣中，另一容納於該電腦裝 置700中的組件可含有一積體電路晶粒，其包括一或更多裝置，例如根據本發明的實施例所建立的MOS-FET電晶體。
在不同的實施態樣中，該電腦裝置700可為膝上 型電腦、小筆電、筆電、超級筆電、智慧型手機、平板、個人數位助理(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描機、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在更進一步的實施態樣中，該電腦裝置700可為任何其他處理數 據的電子裝置。
因此，本發明的實施例包括半導體裝置具有帶有下層寄生漏電阻隔層的鍺活性層。
在一個實施例中，一平面半導體裝置包括一第一緩衝層設於一基材上方。一寄生漏電阻隔設置於該第一緩衝層上方。一第二緩衝層設置於該寄生漏電阻隔上方。一鍺活性層設置於該第二緩衝層上方。一閘電極堆疊設置於該鍺活性層上方。源極區與汲極區設置於該寄生漏電阻隔上方，位於該閘電極堆疊的每一側。
在一個實施例中，該寄生漏電阻隔包括具有大於該第一緩衝層的一能帶間隙、大於該第二緩衝層的一能帶間隙，以及大於該鍺活性層的一能帶間隙的一能帶間隙的一半導體層。
在一個實施例中，該寄生漏電阻隔不破壞該第一緩衝層的一有效晶格常數。
在一個實施例中，該第一緩衝層設置於該基材上，該寄生漏電阻隔設置於該第一緩衝層上，該第二緩衝層設置於該寄生漏電阻隔上，該鍺活性層設置於該第二緩衝層上，以及該閘電極堆疊設置於該鍺活性層上。
在一個實施例中，該基材本質上由矽組成，該第一緩衝層由矽鍺組成，該第二緩衝層由具有較高於該第一緩衝層的鍺濃度的矽鍺組成，以及該鍺活性層本質上由鍺組成。
在一個實施例中，該寄生漏電阻隔包含本質上由 具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成的一層。
在一個實施例中，該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第一緩衝層相同的材料組成。
在一個實施例中，該第一緩衝層由接近Si0.7 Ge0.3 組成，該第二緩衝層由接近Si0.3 Ge0.7 組成，以及該第一層形式本質上由矽組成並且具有接近1至3奈米的範圍的厚度。
在一個實施例中，該寄生漏電阻隔包括交替的第一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第二緩衝層相同的材料組成。
在一個實施例中，該源極區與汲極區設置於該鍺活性層上並且位於該第二緩衝層，但不與該寄生漏電阻隔接觸。
在一個實施例中，一非平面半導體裝置包含一第一緩衝層設於一基材上方。一寄生漏電阻隔設置於該第一緩衝層上方。一第二緩衝層設置於該寄生漏電阻隔上方。一三維鍺活性層設置於該第二緩衝層上方。一閘電極堆疊設置於該三維鍺活性層上並且至少部分圍繞該三維鍺活性層。源極區與汲極區設置於該寄生漏電阻隔上方，位於該閘電極堆疊的每一側。
在一個實施例中，該閘電極堆疊完全圍繞該三維 鍺活性層，該非平面半導體裝置更包括一底部閘絕緣結構(BGI)設置於該寄生漏電阻隔與該閘電極堆疊的一底部之間。
在一個實施例中，該寄生漏電阻隔包括具有大於 該第一緩衝層的一能帶間隙、大於該第二緩衝層的一能帶間隙，以及大於該三維鍺活性層的一能帶間隙的一能帶間隙的一半導體層。
在一個實施例中，該寄生漏電阻隔不破壞該第一 緩衝層的一有效晶格常數。
在一個實施例中，該第一緩衝層設置於該基材 上，該寄生漏電阻隔設置於該第一緩衝層上，該第二緩衝層設置於該寄生漏電阻隔上，該三維鍺活性層的至少一部分設置於該第二緩衝層上。
在一個實施例中，該基材本質上由矽組成，該第 一緩衝層由矽鍺組成，該第二緩衝層由具有較高於該第一緩衝層的鍺濃度的矽鍺組成，以及該三維鍺活性層本質上由鍺組成。
在一個實施例中，該寄生漏電阻隔包括本質上由 具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成的一層。
在一個實施例中，該寄生漏電阻隔包括交替的第 一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第一緩衝層相同的材料組成。
在一個實施例中，該第一緩衝層由接近Si0.7 Ge0.3 組成，該第二緩衝層由接近Si0.3 Ge0.7 組成，以及該第一層形式本質上由矽組成並且具有接近1至3奈米的範圍的厚度。
在一個實施例中，該寄生漏電阻隔包括交替的第 一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第二緩衝層相同的材料組成。
在一個實施例中，一半導體裝置包括設置於一基 材上方的一或更多鍺奈米線的一直立堆疊。一第一緩衝層設於一基材上方。一寄生漏電阻隔設置於該第一緩衝層上方。一第二緩衝層設置於該寄生漏電阻隔上方。該最底部的鍺奈米線設置於該第二緩衝層上方。一閘電極堆疊設置於該最底部的鍺奈米線上並且至少部分圍繞該最底部的鍺奈米線，以及設置於其餘的鍺奈米線上並且完全圍繞該等剩餘的鍺奈米線。源極區與汲極區設置於每一鍺奈米現，位於該閘電極堆疊的每一側。
在一個實施例中，該閘電極堆疊完全圍繞該最底 部鍺奈米線，該半導體裝置更包括一底部閘絕緣(BGI)結構，設置於該寄生漏電阻隔與該閘電極堆疊的一底部之間。
在一個實施例中，該寄生漏電阻隔包括具有大於該第一緩衝層的一能帶間隙、大於該第二緩衝層的一能帶間隙，以及大於該鍺奈米線的一能帶間隙的一能帶間隙的一半導體層。
在一個實施例中，該寄生漏電阻隔不破壞該第一 緩衝層的一有效晶格常數。
在一個實施例中，該第一緩衝層設置於該基材 上，該寄生漏電阻隔設置於該第一緩衝層上，該第二緩衝層設置於該寄生漏電阻隔上。
在一個實施例中，該基材本質上由矽組成，該第 一緩衝層由矽鍺組成，該第二緩衝層由具有較高於該第一緩衝層的鍺濃度的矽鍺組成，以及該鍺奈米線本質上由鍺組成。
在一個實施例中，該寄生漏電阻隔包括本質上由 具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成的一層。
在一個實施例中，該寄生漏電阻隔包括交替的第 一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第一緩衝層相同的材料組成。
在一個實施例中，該第一緩衝層由接近Si0.7 Ge0.3 組成，該第二緩衝層由接近Si0.3 Ge0.7 組成，以及該第一層形式本質上由矽組成並且具有接近1至3奈米的範圍的厚度。
在一個實施例中，該寄生漏電阻隔包括交替的第一與第二層形式，該第一層形式本質上由具有較低於該第一或第二緩衝層的鍺濃度的矽或矽鍺組成，該第二層形式本質上由與該第二緩衝層相同的材料組成。
100‧‧‧傳統裝置
102‧‧‧鍺通道區
104‧‧‧矽基材
106‧‧‧矽鍺緩衝層
108‧‧‧寄生漏電
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧阻隔區
116‧‧‧閘電極堆疊
116A‧‧‧高介電係數閘介電
116B‧‧‧氮化鈦閘
116’‧‧‧底部閘電極堆疊
120‧‧‧底部閘阻隔結構

Claims (34)

  1. 一種平面半導體裝置，其包含：設置於一基材上方的一第一緩衝層；設置於該第一緩衝層上方的一寄生漏電阻隔；設置於該寄生漏電阻隔上方的一第二緩衝層；設置於該第二緩衝層上方的一鍺活性層；設置於該鍺活性層上方的一閘電極堆疊；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區，其中該等源極與汲極區設置於該鍺活性層之上並且位於該第二緩衝層，但不與該寄生漏電阻隔接觸。
  2. 如請求項1之平面半導體裝置，其中該寄生漏電阻隔包含一半導體層，其具有大於該第一緩衝層的一能帶間隙、大於該第二緩衝層的一能帶間隙、且大於該鍺活性層的一能帶間隙的一能帶間隙。
  3. 如請求項1之平面半導體裝置，其中該寄生漏電阻隔不會破壞該第一緩衝層的一有效晶格常數。
  4. 如請求項1之平面半導體裝置，其中該第一緩衝層設置於該基材之上，該寄生漏電阻隔設置於該第一緩衝層之上，該第二緩衝層設置於該寄生漏電阻隔之上，該鍺活性層設置於該第二緩衝層之上，且該閘電極堆疊設置於該鍺活性層之上。
  5. 如請求項4之平面半導體裝置，其中該基材本質上由矽 構成，該第一緩衝層包含矽鍺，該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，且該鍺活性層本質上由鍺構成。
  6. 如請求項5之平面半導體裝置，其中該寄生漏電阻隔包含本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成的一層。
  7. 如請求項5之平面半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第一緩衝層相同的材料。
  8. 如請求項7之平面半導體裝置，其中該第一緩衝層包含接近Si0.7 Ge0.3 ，該第二緩衝層包含接近Si0.3 Ge0.7 ，以及該第一層形式本質上由矽構成並且具有接近1至3奈米的範圍的厚度。
  9. 如請求項5之平面半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第二緩衝層相同的材料。
  10. 一種非平面半導體裝置，包含：設置於一基材上方的一第一緩衝層；設置於該第一緩衝層上方的一寄生漏電阻隔；設置於該寄生漏電阻隔上方的一第二緩衝層； 設置於該第二緩衝層上方的一三維鍺活性層；設置於該三維鍺活性層上並且完全圍繞該三維鍺活性層的一閘電極堆疊；一底部閘絕緣結構(BGI)，設置於該寄生漏電阻隔與該閘電極堆疊的一底部之間；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區。
  11. 如請求項10之非平面半導體裝置，其中該寄生漏電阻隔包含一半導體層，其具有大於該第一緩衝層的一能帶間隙、大於該第二緩衝層的一能帶間隙、並且大於該三維鍺活性層的一能帶間隙的一能帶間隙的。
  12. 如請求項10之非平面半導體裝置，其中該寄生漏電阻隔不會破壞該第一緩衝層的一有效晶格常數。
  13. 如請求項10之非平面半導體裝置，其中該第一緩衝層設置於該基材之上，該寄生漏電阻隔設置於該第一緩衝層之上，該第二緩衝層設置於該寄生漏電阻隔之上，該三維鍺活性層的至少一部分設置於該第二緩衝層之上。
  14. 如請求項13之非平面半導體裝置，其中該基材本質上由矽構成，該第一緩衝層包含矽鍺，該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，以及該三維鍺活性層本質上由鍺構成。
  15. 如請求項14之非平面半導體裝置，其中該寄生漏電阻隔包含本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成的一層。
  16. 如請求項14之非平面半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第一緩衝層相同的材料。
  17. 如請求項16之非平面半導體裝置，其中該第一緩衝層包含接近Si0.7 Ge0.3 ，該第二緩衝層包含接近Si0.3 Ge0.7 ，以及該第一層形式本質上由矽構成並且具有接近1至3奈米的範圍的厚度。
  18. 如請求項14之非平面半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第二緩衝層相同的材料。
  19. 一種半導體裝置，包含：設置於一基材上方的一或多個鍺奈米線的一直立堆疊；一第一緩衝層，設於一基材上方；一寄生漏電阻隔，設置於該第一緩衝層上方，其中一最底部的鍺奈米線設置於該寄生漏電阻隔上方；一閘電極堆疊，設置於該最底部的鍺奈米線上並且至少部分圍繞該一或更多鍺奈米線之該最底部的鍺奈米線，且設置於其餘的鍺奈米線上並完全圍繞剩餘的該一或更多鍺奈米線；以及 源極區與汲極區，設置於每一鍺奈米線並位於該閘電極堆疊兩側。
  20. 如請求項19之半導體裝置，其中該閘電極堆疊完全圍繞該最底部鍺奈米線，該半導體裝置更包含：一底部閘絕緣結構，設置於該寄生漏電阻隔與該閘電極堆疊的一底部之間。
  21. 如請求項19之半導體裝置，其中該寄生漏電阻隔包含一半導體層，其具有大於該第一緩衝層的一能帶間隙、並大於該鍺奈米線的一能帶間隙的一能帶間隙。
  22. 如請求項19之半導體裝置，其中該寄生漏電阻隔不會破壞該第一緩衝層的一有效晶格常數。
  23. 如請求項19之半導體裝置，其中該第一緩衝層設置於該基材之上，且該寄生漏電阻隔設置於該第一緩衝層之上。
  24. 如請求項23之半導體裝置，其中該基材本質上由矽構成，該第一緩衝層包含矽鍺，以及該鍺奈米線本質上由鍺構成。
  25. 如請求項24之半導體裝置，其中該寄生漏電阻隔包含本質上由具有低於該第一緩衝層的鍺濃度的矽或矽鍺所構成的一層。
  26. 如請求項24之半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第一緩衝層相同的材料。
  27. 如請求項26之半導體裝置，其中該第一緩衝層包含接近Si0.7 Ge0.3 ，以及該第一層形式本質上由矽構成並且具有接近1至3奈米的範圍的厚度。
  28. 如請求項24之半導體裝置，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一緩衝層的鍺濃度的矽或矽鍺所構成。
  29. 一種平面半導體裝置，其包含：設置於一基材上的一第一緩衝層，其中該基材本質上由矽構成且該第一緩衝層包含矽鍺；設置於該第一緩衝層上的一寄生漏電阻隔；設置於該寄生漏電阻隔上的一第二緩衝層，該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第一緩衝層相同的材料；設置於該第二緩衝層上的一鍺活性層，其中該鍺活性層本質上由鍺構成；設置於該鍺活性層上的一閘電極堆疊；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區。
  30. 如請求項29之平面半導體裝置，其中該第一緩衝層包含接近Si0.7 Ge0.3 ，該第二緩衝層包含接近Si0.3 Ge0.7 ，以及該第一層形式本質上由矽構成並且具有接近1至3奈米 的範圍的厚度。
  31. 一種平面半導體裝置，其包含：設置於一基材上的一第一緩衝層，其中該基材本質上由矽構成且該第一緩衝層包含矽鍺；設置於該第一緩衝層上的一寄生漏電阻隔；設置於該寄生漏電阻隔上的一第二緩衝層，該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，其中該寄生漏電阻隔，其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，該第二層形式本質上包含與該第二緩衝層相同的材料；設置於該第二緩衝層上的一鍺活性層，其中該鍺活性層本質上由鍺構成；設置於該鍺活性層上的一閘電極堆疊；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區。
  32. 一種非平面半導體裝置，其包含：設置於一基材上的一第一緩衝層，其中該基材本質上由矽構成且該第一緩衝層包含矽鍺；設置於該第一緩衝層上的一寄生漏電阻隔；設置於該寄生漏電阻隔上的一第二緩衝層，其中該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，及其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝 層的鍺濃度的矽或矽鍺所構成，且該第二層形式本質上包含與該第一緩衝層相同的材料；設置於該第二緩衝層上方的一三維鍺活性層，其中至少部分之該三維活性層是設置於該第二緩衝層上，且其中該三維鍺活性層本質上由鍺構成；設置於於該三維鍺活性層上並且至少部分圍繞該三維鍺活性層的一閘電極堆疊；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區。
  33. 如請求項32之非平面半導體裝置，其中該第一緩衝層包含接近Si0.7 Ge0.3 ，該第二緩衝層包含接近Si0.3 Ge0.7 ，以及該第一層形式本質上由矽構成並且具有接近1至3奈米的範圍的厚度。
  34. 一種非平面半導體裝置，其包含：設置於一基材上的一第一緩衝層，其中該基材本質上由矽構成且該第一緩衝層包含矽鍺；設置於該第一緩衝層上的一寄生漏電阻隔；設置於該寄生漏電阻隔上的一第二緩衝層，其中該第二緩衝層包含具有高於該第一緩衝層的鍺濃度的矽鍺，及其中該寄生漏電阻隔包含交替的第一與第二層形式，該第一層形式本質上由具有低於該第一或第二緩衝層的鍺濃度的矽或矽鍺所構成，且該第二層形式本質上包含與該第二緩衝層相同的材料；設置於該第二緩衝層上方的一三維鍺活性層，其中 至少部分之該三維活性層是設置於該第二緩衝層上，且其中該三維鍺活性層本質上由鍺構成；設置於於該三維鍺活性層上並且至少部分圍繞該三維鍺活性層的一閘電極堆疊；以及設置於該寄生漏電阻隔上方並位於該閘電極堆疊兩側的源極區與汲極區。
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