KR101121633B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지함과 동시에 DIBL(Drain Induced Barrier Lower) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상의 채널막; 상기 채널막 상의 게이트; 상기 채널막 양측에서 상기 기판으로부터 융기된 접합영역; 및 상기 채널막과 상기 접합영역 사이에 개재된 매립차단막을 포함하는 반도체 장치를 제공한다.
GIDL, DIBL, 문턱전압, 누설전류, 에피택셜

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지함과 동시에 DIBL(Drain Induced Barrier Lower) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 반도체 장치의 집적도가 증가함에 따라 반도체 장치의 동작특성이 점차 열화되고 있다. 특히, 누설전류(leakage current) 스펙(Spec.)이 엄격하게 제한받고 있는 모바일(Mobile) 제품의 경우, 반도체 장치의 집적도가 증가함에 따라 게이트절연막의 두께가 감소하여 GIDL(Gate Induced Drain Leakge) 전류 발생이 점차 증가하는 문제점이 있다. 이와 동시에, 채널길이가 감소함에 따라 DIBL(Drain Induced Barrier Lower)특성도 점점 열화되는 문제점이 있다. 이하, 도 1을 참조하여 종래기술에 따른 반도체 장치의 문제점에 대하여 구체적으로 설명한다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치의 제조방법을 살펴보면, 기판(11) 전면에 문턱전압을 조절하기 위해 이온주입공정을 통해 문턱전압조절층(19)을 형성한다. 이어서, 기판(11) 상에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 적층구조물 형태의 게이트(15)를 형성한 후에 게이트(15) 양측 기판(11)에 LDD영역(16)을 형성한다. 이어서, 게이트(15) 양측벽에 스페이서(17)를 형성한 후에 게이트(15) 양측 기판(11)에 접합영역(18)을 형성한다.
종래기술에 따른 반도체 장치에서 GIDL 전류는 게이트(15)와 접합영역(18)이 중첩되는 지역에 걸리는 전계에 좌우된다. 따라서, 지금까지는 게이트(15)와 접합영역(18)이 중첩되는 지역에 접합영역(18)보다 상대적으로 낮은 불순물 도핑농도를 갖는 저농도 접합영역 이른바, LDD영역(16)을 형성하는 방법을 사용하여 GIDL 전류 발생을 억제하였다.
하지만, 반도체 장치의 집적도가 증가함에 따라 더 이상 LDD영역(16)을 형성하는 방법으로는 GIDL 전류 발생을 억제하기 어려운 바, 보다 근본적인 개선방법이 요구되고 있는 실정이다.
이런 측면에서 GIDL 전류 발생을 보다 근본적으로 개선하기 위해 게이트(15) 양측 가장자리의 게이트절연막(12) 두께를 게이트(15) 중심부의 게이트절연막(15) 두께보다 두껍게 형성하는 기술이나, 게이트전극(13) 내 불순물 도핑농도 또는 일함수(work function)를 국부적으로 조절하는 기술등이 제안된 바 있다. 하지만, 상술한 방법들은 반도체 장치의 문턱전압 값을 균일하게 제어하기 어려워 결과적으로 반도체 장치의 신뢰성을 저하시키는 심각한 문제점을 유발한다.
또한, 종래기술에 따른 반도체 장치에서 DIBL특성은 반도체 장치의 집적도가 증가하여 채널길이가 감소함에 따른 단채널효과(Shert Channel Effect, SCE)에 기인한 것으로, 지금까지는 할로이온주입(Halo ion implantation)과 같은 이온주입기술을 사용하여 DIBL 특성을 개선하여왔다.
하지만, 반도체 장치의 집적도가 증가함에 따라 더 이상 할로이온주입과 같은 이온주입기술로는 DIBL 특성을 개선하기 어려운 바, 보다 근본적인 개선방법이 요구되고 있는 실정이다.
또한, 반도체 장치의 집적도가 증가함에 따라 문턱전압을 조절하기 위해 문턱전압조절층(19)의 불순물 도핑농도를 증가시킬수록 상술한 GIDL 전류 및 DIBL 특성에 따른 반도체 장치의 동작특성이 더욱더 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, GIDL(Gate Induced Drain Leakge) 전류 발생을 방지함과 동시에 DIBL(Drain Induced Barrier Lower) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판 상의 채널막; 상기 채널막 상의 게이트; 상기 채널막 양측에서 상기 기판으로부터 융기된 접합영역; 및 상기 채널막과 상기 접합영역 사이에 개재된 매립차단막을 포함한다.
또한, 상기 접합영역의 아래 기판에 형성된 얕은접합영역을 더 포함할 수 있다. 상기 접합영역은 불순물이 도핑된 실리콘막을 포함할 수 있고, 상기 얕은접합영역은 상기 접합영역의 불순물이 상기 기판으로 확산되어 형성된 것일 수 있다.
상기 접합영역의 높이는 상기 채널막의 높이와 동일하거나, 또는 더 작을 수 있고, 상기 게이트의 측벽과 상기 채널막의 측벽이 서로 정렬될 수 있으며, 상기 접합영역과 상기 채널막은 서로 상보적인 도전형을 가질 수 있다.
상기 매립차단막은 절연막을 포함할 수 있고, 상기 채널막은 에피택셜막일 수 있다. 상기 채널막은 상기 기판과 동일한 물질일 수 있으며, 상기 채널막은 에 피택셜실리콘막을 포함할 수 있다.
또한, 상기 채널막에 형성된 문턱전압조절층을 더 포함할 수 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 채널막을 형성하는 단계; 상기 채널막 표면에 매립차단막을 형성하는 단계; 상기 기판 전면을 덮도록 도전막을 형성하는 단계; 상기 채널막 상부면이 노출되도록 상기 도전막 및 상기 매립차단막을 평탄화하여 상기 채널막 양측에 상기 기판으로부터 융기된 접합영역을 형성함과 동시에 상기 채널막과 상기 접합영역 사이에 상기 매립차단막을 잔류시키는 단계; 및 상기 채널막 상에 게이트를 형성하는 단계를 포함한다.
또한, 상기 접합영역 아래 상기 기판에 얕은접합영역을 형성하는 단계는 더 포함할 수 있다. 상기 접합영역은 불순물이 도핑된 실리콘막을 포함할 수 있고, 상기 얕은접합영역은 상기 접합영역에 도핑된 불순물을 확산시켜 형성할 수 있다.
상기 접합영역은 상기 채널막과 서로 상보적인 도전형을 갖도록 형성할 수 있고, 상기 게이트를 형성하는 단계는, 상기 게이트의 측벽이 상기 채널막의 측벽과 정렬되도록 형성할 수 있으며, 상기 채널막 및 상기 게이트는 서로 동일한 마스크를 사용하여 형성할 수 있다.
상기 채널막을 형성하는 단계는, 게이트 예정지역의 기판을 노출시키는 희생패턴을 형성하는 단계; 상기 희생패턴 사이를 매립하도록 채널용 반도체막을 형성하는 단계; 상기 희생패턴 상부면이 노출되도록 상기 채널용 반도체막을 평탄화하 는 단계; 및 상기 희생패턴을 제거하는 단계를 포함할 수 있다.
상기 채널용 반도체막을 형성하는 단계는, 에피택셜 성장법을 사용하여 실시할 수 있고, 상기 채널용 반도체막은 상기 기판과 동일한 물질로 형성할 수 있으며, 상기 채널용 반도체막은 에피택셜실리콘막을 포함할 수 있다.
상기 채널막 표면에 매립차단막을 형성하는 단계는, 상기 채널막을 포함한 구조물 표면을 따라 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 채널막의 선폭과 동일하거나, 또는 더 큰 선폭을 갖는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 제1절연막을 식각하는 단계; 및 상기 감광막패턴을 제거하는 단계를 포함할 수 있다. 또한, 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제1절연막을 식각하기 이전에 상기 감광막패턴을 식각장벽으로 상기 제2절연막을 식각하는 단계; 상기 감광막패턴을 제거한 이후에 상기 제1 및 제2절연막을 주입장벽으로 할로이온주입영역 및 LDD영역을 형성하기 위한 복수의 이온주입공정을 실시하는 단계; 및 상기 제2절연막을 제거하는 단계를 더 포함할 수 있다.
또한, 상기 매립차단막을 형성한 이후에 상기 채널막에 문턱전압조절층을 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 반도체 장치는 게이트절연막의 두께가 감소하거나, 또는(및) 문턱전압조절층의 불순물 도핑농도가 증가하 더라도 게이트와 채널막이 중첩되는 지역이 발생하는 것을 방지함으로써, GIDL 전류가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 채널막을 통해 채널길이를 증가시킴으로써, DIBL 특성이 열화되는 것을 방지할 수 있는 효과가 있다. 또한, 접합영역 아래 기판 형성된 얕은접합영역을 구비함으로써, DIBL 특성이 열화되는 것을 보다 효과적으로 방지할 수 있는 효과가 있다. 이를 통해, 문턱전압조절층의 불순물 도핑농도가 증가하더라도 DIBL 특성 열화를 방지할 수 있는 효과가 있다.
결과적으로, 본 발명은 GIDL 전류 발생을 방지함과 동시에 DIBL 특성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공함으로써, 반도체 장치의 특성 및 수율(yield)을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 게이트와 접합영역이 중첩되는 지역에 걸리는 전계에 기인한 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지함과 동시에 채널길이 감소에 따른(즉, 단채널효과에 기인한) DIBL(Drain Induced Barrier Lower) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31) 상의 채널막(33A), 채널막(33A) 상의 게이트(41), 채널막(33A) 또는 게이트(41) 양측에서 기판(31)으로부터 융기된 접합영역(37A) 및 채널막(33A)과 접합영역(37A) 사이에 개재된 매립차단막(34B)을 포함한다. 또한, 채널막(33A)에 형성된 문턱전압조절층(43), 접합영역(37A) 아래 기판(31)에 형성된 얕은접합영역(44) 및 게이트(41) 양측벽에 형성된 스페이서(42)를 더 포함할 수 있다.
기판(31) 상에 형성된 채널막(33A)은 반도체 장치의 채널길이를 증가시키는 역할 및 게이트(41)와 접합영역(37A)이 서로 중첩되는 지역이 발생하는 것을 방지하는 역할을 수행한다. 즉, DIBL 특성이 열화되는 것을 방지함과 동시에 GIDL 전류가 발생하는 것을 방지하는 역할을 수행한다.
구체적으로, 채널막(33A)은 기판(31)으로부터 돌출된 구조를 갖기 때문에 채널막(33A)의 표면 즉, 상부면 및 측벽이 채널로 작용하여 반도체 장치의 채널길이를 증가시킬 수 있다. 따라서, 채널길이 감소에 따른 단채널효과를 개선할 수 있으며, 이를 통해 DIBL 특성이 열화되는 것을 방지할 수 있다. 아울러, 채널막(33A)은 게이트(41)와 동일한 마스크 즉, 게이트마스크(gate mask)를 사용하여 형성하기 때문에 게이트(41)의 측벽과 채널막(33A)의 측벽이 서로 정렬된 구조를 가질 수 있다. 이를 통해, 게이트(41)와 접합영역(37A)이 중첩되는 지역이 발생되는 것을 방지하여 이들이 중첩되는 지역에 걸리는 전계에 기인한 GIDL 전류 발생을 방지할 수 있다.
상술한 역할을 수행하는 채널막(33A)은 기판(31)과 동일한 물질일 수 있으며, 에피택셜 성장법을 통해 형성된 에피택셜막일 수 있다. 예컨대, 기판(31)으로 실리콘기판을 사용하는 경우에 채널막(33A)은 에피택셜실리콘막일 수 있다.
기판(31)으로부터 융기된 접합영역(37A)은 DIBL 특성을 개선하기 위한 얕은접합영역(44)을 형성하는 역할을 수행함과 동시에 플러그 형성공정에 대한 난이도를 감소시키는 역할을 수행한다. 여기서, 접합영역(37A)은 불순물이 도핑된 실리콘막을 포함할 수 있으며, 접합영역(37A)이 도핑된 불순물의 도전형은 기판(31) 또는 채널막(33A)과 서로 상보적인 도전형을 가질 수 있다. 예컨대, NMOS의 경우에 접ㅎ밥영역(37A)은 N형 불순물이 도핑된 실리콘막일 수 있고, 기판(31) 또는 채널막(33A)은 도전형이 P형일 수 있다. 그리고, PMOS의 경우에 접합영역(37A)은 P형 불순물이 도핑된 실리콘막일 수 있고, 기판(31) 또는 채널막(33A)은 도전형이 N형일 수 있다.
그리고, 기판(31) 상부면으로부터 접합영역(37A)의 높이는 채널막(33A)의 높이와 동일하거나, 또는 더 낮은 수 있다. 즉, 접합영역(37A)의 상부면과 채널막(33A)의 상부면이 서로 동일한 평면상에 위치하거나, 또는 더 낮은 평면상에 위치할 수 있다. 만약, 접합영역(37A)의 높이가 채널막(33A)의 높이보다 클 경우에는 접합영역(37A)과 게이트전극(39) 사이의 기생 캐패시턴스가 증가하여 반도체 장치의 동작특성이 열화되거나, 심할경우 접합영역(37A)과 게이트전극(39)이 전기적으로 단락되어 반도체 장치가 정상적으로 동작하지 않는 치명적인 문제가 발생할 수 있다.
접합영역(37A) 아래 기판(31)에 형성된 얕은접합영역(44)은 접합영역(37A)에 도핑된 불순물이 접합영역(37A) 아래 기판(31)으로 확산되어 형성된 것일 수 있으며, 얕은접합깊이(Shallow junction depth)를 갖기 때문에 DIBL 특성을 개선할 수 있다.
채널막(33A)과 접합영역(37A) 사이에 개재된 매립차단막(34A)은 채널막(33A)과 접합영역(37A) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 절연막 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막을 포함할 수 있다.
게이트(41)는 채널막(33A) 상에서 게이트절연막(38), 게이트전극(39) 및 게이트하드마스크막(40)이 순차적으로 적층된 적층구조물일 수 있다. 게이트절연막(38) 및 게이트하드마스크막(40)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있고, 게이트전극(39)은 실리콘막, 금속성막등을 포함할 수 있다.
게이트(41)는 접합영역(41)과 중첩되는 지역에 발생하는 것을 방지하기 위해 게이트(41) 측벽이 채널막(33A) 측벽 또는 매립차단막(34B)의 측벽과 정렬된 구조를 갖는 것이 바람직하다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 게이트절연막(38)의 두께가 감소하거나, 또는(및) 문턱전압조절층(43)의 불순물 도핑농도가 증가하더라도 게이트(41)와 채널막(33A)이 중첩되는 지역이 발생하는 것을 방지함으로써, GIDL 전류가 발생하는 것을 방지할 수 있다.
또한, 채널막(33A)을 통해 채널길이를 증가시킴으로써, DIBL 특성이 열화되는 것을 방지할 수 있다. 또한, 접합영역(37A) 아래 기판(31)에 형성된 얕은접합영역(44)을 구비함으로써, DIBL 특성이 열화되는 것을 보다 효과적으로 방지할 수 있다. 이를 통해, 문턱전압조절층(43)의 불순물 도핑농도가 증가하더라도 DIBL 특성 열화를 방지할 수 있다.
이처럼, 본 발명은 GIDL 전류 발생을 방지함과 동시에 DIBL 특성을 개선할 수 있는 반도체 장치를 제공함으로써, 반도체 장치의 특성 및 수율(yield)을 향상시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 희생패턴(32)을 형성한다. 이때, 희생패턴(32)은 채널막이 형성될 영역을 정의하기 위한 것으로, 기판(31) 전면에 희생막(미도시)을 형성한 후에 게이트마스크(gate mask)를 이용하여 게이트 예정지역의 기판(31)을 노출시키도록 희생막을 식각하는 일련의 공정과정을 통해 형성할 수 있다.
희생패턴(32)은 절연막으로 형성할 수 있으며, 절연막으로는 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막을 이용할 수 있다.
다음으로, 희생패턴(32) 사이를 충분히 매립하도록 채널용 반도체막(33)을 형성한다. 이때, 채널용 반도체막(33)은 기판(31)과 동일한 물질 및 격자구조를 갖도록 형성하는 것이 바람직하다. 따라서, 기판(31)으로 실리콘기판을 사용하는 경우에 채널용 반도체막(33)은 실리콘막을 포함할 수 있으며, 기판(31)과 동일한 격자구조를 갖도록 에피택셜 성장법을 통해 형성된 에피택셜막을 포함할 수 있다. 즉, 채널용 반도체막(33)은 에피택셜실리콘막으로 형성할 수 있다.
다음으로, 희생패턴(32)의 상부면이 노출되도록 채널용 반도체막(33)을 평탄화하여 희생패턴(32) 사이에 매립된 채널막(33A)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 3b에 도시된 바와 같이, 희생패턴(32)을 제거한 후에 채널막(33A)을 포함한 구조물 표면을 따라 제1절연막(34)을 형성한다. 이때, 제1절연막(34)은 후속 공정을 통해 기판(31)으로부터 융기된 접합영역과 채널막(33A) 사이를 전기적으로 분리시키는 역할을 수행함과 동시에 공정간 채널막(33A)을 보호하는 역할을 수행한다.
상술한 역할을 수행하는 제1절연막(34)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제1절연막(34)을 스크린장벽(screen barrier)으로 채널막(33)에 문턱전압을 조절하기 위한 불순물을 이온주입하여 문턱전압조절층(43)을 형성한다. 한편, 도면에 도시하지는 않았지만 문턱전압 조절을 위한 불순물 이온주입시 기판(31)에도 문턱전압조절층(43)이 형성될 수 있으나, 기판(31)에 형성된 문턱전압 조절층(43)은 후속 접합영역 및 얕은접합영역을 형성하는 과정에서 소멸되어 반도체 장치의 동작에 영향을 미치지 않는다.
도 3c에 도시된 바와 같이, 제1절연막(34) 상에 제2절연막(35)을 형성한다. 이때, 제2절연막(35)은 통상적으로 DIBL 특성을 개선하기 위하여 실시하는 할로이온주입공정시 장벽(barrier)으로서 작용한다. 따라서, 제2절연막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 제1절연막(34)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 제1절연막(34)을 산화막으로 형성한 경우에 제2절연막(35)은 질화막으로 형성하는 것이 바람직하다.
다음으로, 제2절연막(35) 상에 감광막패턴(36)을 형성한다. 이때, 감광막패턴(36)은 불필요한 지역에 형성된 제1 및 제2절연막(34, 35)을 제거하기 위한 것으로, 감광막패턴(36)의 선폭(W2)이 채널막(33A)의 선폭(W1)과 동일하거나, 또는 더 클 수 있다(W1 = W2 또는 W1 < W2). 여기서, 감광막패턴(36)은 게이트마스크을 이용하여 형성할 수 있으며, 노광에너지등을 조절하면 게이트마스크를 이용하여 채널막(33A)보다 큰 선폭(W1 < W2)을 갖는 감광막패턴(36)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 감광막패턴(36)을 식각장벽(etch barrier)으로 전면식각공정을 실시하여 제1 및 제2절연막(34, 35)을 식각한다. 이때, 감광막패턴(36)의 선폭이 채널막(33A)의 선폭과 동일하더라도 전면식각공정의 특성으로 인해 채널막(33A) 양측벽에 제1 및 제2절연막(34, 35)이 잔류하게 된다. 이하, 식각된 제1절연막(34) 및 제2절연막(35)의 도면부호를 각각 '34A', '35A'로 변경하여 표기한다.
다음으로, 감광막패턴(36)을 제거한 후에 제1 및 제2절연막(34A, 35A)을 이온주입장벽으로 할로이온주입(Halo ion implantation) 및 LDD영역(미도시)을 형성하기 위한 이온주입공정을 실시한다. 이때, 할로이온주입은 DIBL 특성을 개선하기 위한 것으로, 채널막(33A) 양측 가장자리 아래의 기판(31)에 불순물을 이온주입하는 공정을 의미하고, LDD영역은 GIDL 전류 발생을 방지하기 위해 채널막(33A) 양측 가장자리 아래의 기판(31) 표면에 불순물을 이온주입하는 공정을 의미한다. 여기서, 기판(31) 내 LDD영역 아래에 할로이온주입영역이 위치한다.
도 3e에 도시된 바와 같이, 제2절연막(35A)을 제거한다.
한편, 도 2에 도시된 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 융기된 접합영역 및 얕은접합영역을 구비함으로써, DIBL 특성을 개선할 수 있기 때문에 경우에 따라 할로이온주입공정을 생략할 수 있다. 아울러, 매립차단막을 구비함으로써, GIDL 전류 발생을 방지할 수 있기 때문에 경우에 따라 LDD영역을 형성하기 위한 이온주입공정도 생략할 수 있다. 따라서, 본 발명의 일실시예에 따른 반도체 장치 제조방법은 경우에 따라 제2절연막(35) 형성, 제2절연막(35A) 식각, 할로이온주입공정, LDD영역을 위한 이온주입공정 및 제2절연막(35A)을 제거하기 위한 식각공정을 생략할 수도 있다.
다음으로, 기판(31) 전면에 기판(31)으로부터 융기된 접합영역을 형성하기 위한 도전막(37)을 형성한다. 이때, 도전막(37)은 불순물이 도핑된 실리콘막으로 형성할 수 있으며, 도전막(37)의 도전형은 기판(31)은 기판(31) 또는 채널막(33A) 과 서로 상보적인 도전형을 갖도록 형성할 수 있다. 예컨대, NMOS의 경우에 도전막(37)은 N형 불순물이 도핑된 실리콘막으로 형성하고, 기판(31) 또는 채널막(33A)은 P형으로 형성하는 것이 바람직하다. 그리고, PMOS의 경우에 도전막(37)은 P형 불순물이 도핑된 실리콘막으로 형성하고, 기판(31) 또는 채널막(33A)은 N형으로 형성하는 것이 바람직하다.
도 3f에 도시된 바와 같이, 채널막(33A)의 상부면이 노출되도록 도전막(37) 및 제1절연막(34A)을 평탄화하여 채널막(33A) 양측에 기판(31)으로부터 융기된 접합영역(37A)을 형성함과 동시에 접합영역(37A)과 채널막(33a) 사이에 개재된 매립차단막(34B)을 형성한다. 이때, 고전막(37)을 평탄화하여 접합영역(37A)을 형성함에 따라 통상적으로 접합영역(37A)을 형성하기 위해 실시하던 불순물 이온주입공정을 생략할 수 있다.
다음으로, 열처리를 실시하여 접합영역(37A) 내 불순물을 접합영역(37A) 아래 기판(31)으로 확산시켜 얕은접합영역(Shallow Junction Region, 44)을 형성한다. 여기서, 얕은접합영역(44)을 형성하기 위한 열처리는 도전막(37) 증착 직후, 접합영역(37A) 형성 직후 또는 후속 게이트 형성이후에 진행하여도 무방하다.
여기서, 기판(31)으로부터 융기된 접합영역(37A)은 얕은접합영역(44)을 형성하여 DIBL 특성을 개선하는 역할을 수행함과 동시에 후속 플러그 형성공정에 대한 공정난이도를 감소시키는 역할을 수행한다.
그리고, 접합영역(37A)과 채널막(33A) 사이에 개재된 매립차단막(34B)은 접합영역(37A)과 채널막(33A) 사이를 전기적으로 분리시키는 역할을 수행하며, 이를 통해, 채널막(33A)의 상부면과 더불어 채널막(33A)의 측벽까지 채널로 작용할 수 있도록 한다. 즉, 매립차단막(34B)은 반도체 장치의 채널길이를 증가시켜 단채널효과에 기인한 DIBL 특성을 개선하는 역할을 수행한다. 아울러, 매립차단막(34B)은 후속 공정을 통해 형성될 게이트와 접합영역(37A) 사이에 중첩영역이 발생하는 것을 방지하는 역할을 수행하여 GIDL 전류가 발생하는 것을 방지한다.
도 3g에 도시된 바와 같이, 기판(31) 전면에 게이트절연막(38), 게이트전극(39) 및 게이트하드마스크막(40)을 순차적으로 형성한다. 게이트절연막(38) 및 게이트하드마스크막(40)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있고, 게이트전극(39)은 실리콘막, 금속성막등으로 형성할 수 있다.
다음으로, 게이트마스크를 이용하여 게이트하드마스크막(40), 게이트전극(39) 및 게이트절연막(38)을 순차적으로 식각하여 게이트(41)를 형성한다. 이때, 채널막(33A)과 게이트(41)는 서로 동일한 마스크 즉, 게이트마스크를 사용하여 형성하기 때문에 게이트(41)의 측벽이 채널막(33A)의 측벽 또는 매립차단막(34B)의 측벽과 정렬되도록 형성할 수 있다. 따라서, 게이트(41)와 접합영역(37A)이 중첩되지 않도록 형성할 수 있으며, 이를 통해 GIDL 전류가 발생하는 것을 방지할 수 잇다.
다음으로, 게이트(41) 양측벽에 스페이서(42)를 형성한다.
상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 완성할 수 있다. 상술한 본 발명의 일실시예에 따른 반도체 장치의 제조방법에 따르면, 게 이트절연막(38)의 두께가 감소하거나, 또는(및) 문턱전압조절층(43)의 불순물 도핑농도가 증가하더라도 게이트(41)와 채널막(33A)이 중첩되는 지역이 발생하는 것을 방지함으로써, GIDL 전류가 발생하는 것을 방지할 수 있다.
또한, 채널막(33A)과 채널막(33A) 양측에 기판(31)으로부터 융기된 접합영역(37A) 및 접합영역(37A) 아래 기판(31)에 얕은접합영역(44)을 형성함으로써, 채널길이가 감소함에 따른 DIBL 특성 열화를 방지할 수 있다. 아울러, 문턱전압조절층(43)의 불순물 도핑농도가 증가하더라도 DIBL 특성 열화를 방지할 수 있다.
이처럼, 본 발명은 GIDL 전류 발생을 방지함과 동시에 DIBL 특성을 개선할 수 있는 반도체 장치 제조방법을 제공함으로써, 반도체 장치의 특성 및 수율(yield)을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 희생패턴
33 : 채널용 반도체막 33A : 채널막
34, 34A : 제1절연막 34B : 매립차단막
35, 35A : 제2절연막 36 : 감광막패턴
37 : 도전막 37A : 접합영역
38 : 게이트절연막 39 : 게이트전극
40 : 게이트하드마스크막 41 : 게이트
42 : 스페이서 43 : 문턱전압조절층
44 : 얕은접합영역

Claims (26)

  1. 기판 상의 채널막;
    상기 채널막 상의 게이트;
    상기 채널막 양측에서 상기 기판으로부터 융기된 접합영역; 및
    상기 채널막과 상기 접합영역 사이에 개재된 매립차단막을 포함하고,
    상기 채널막과 상기 매립차단막이 접하는 계면 및 상기 채널막과 상기 게이트가 접하는 계면을 따라 채널이 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 접합영역의 아래 기판에 형성된 얕은접합영역을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 접합영역은 불순물이 도핑된 실리콘막을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 얕은접합영역은 상기 접합영역의 불순물이 상기 기판으로 확산되어 형 성된 반도체 장치.
  5. 제1항에 있어서,
    상기 접합영역의 높이는 상기 채널막의 높이와 동일하거나, 또는 더 작은 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트의 측벽과 상기 채널막의 측벽이 서로 정렬된 반도체 장치.
  7. 제1항에 있어서,
    상기 접합영역과 상기 채널막은 서로 상보적인 도전형을 갖는 반도체 장치.
  8. 제1항에 있어서,
    상기 매립차단막은 절연막을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 채널막은 에피택셜막인 반도체 장치.
  10. 제9항에 있어서,
    상기 채널막은 상기 기판과 동일한 물질인 반도체 장치.
  11. 제10항에 있어서,
    상기 채널막은 에피택셜실리콘막을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 채널막에 형성된 문턱전압조절층을 더 포함하는 반도체 장치.
  13. 기판상에 채널막을 형성하는 단계;
    상기 채널막 표면에 매립차단막을 형성하는 단계;
    상기 기판 전면을 덮도록 도전막을 형성하는 단계;
    상기 채널막 상부면이 노출되도록 상기 도전막 및 상기 매립차단막을 평탄화하여 상기 채널막 양측에 상기 기판으로부터 융기된 접합영역을 형성함과 동시에 상기 채널막과 상기 접합영역 사이에 상기 매립차단막을 잔류시키는 단계; 및
    상기 채널막 상에 게이트를 형성하는 단계를 포함하고,
    상기 채널막과 상기 매립차단막이 접하는 계면 및 상기 채널막과 상기 게이트가 접하는 계면을 따라 채널이 형성되는 반도체 장치 제조방법.
  14. 제13항에 있어서,
    상기 접합영역 아래 상기 기판에 얕은접합영역을 형성하는 단계는 더 포함하는 반도체 장치 제조방법.
  15. 제14항에 있어서,
    상기 접합영역은 불순물이 도핑된 실리콘막을 포함하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 얕은접합영역은 상기 접합영역에 도핑된 불순물을 확산시켜 형성하는 반도체 장치 제조방법.
  17. 제13항에 있어서,
    상기 접합영역은 상기 채널막과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
  18. 제13항에 있어서,
    상기 게이트를 형성하는 단계는,
    상기 게이트의 측벽이 상기 채널막의 측벽과 정렬되도록 형성하는 반도체 장치 제조방법.
  19. 제18항에 있어서,
    상기 채널막 및 상기 게이트는 서로 동일한 마스크를 사용하여 형성하는 반도체 장치 제조방법.
  20. 제13항에 있어서,
    상기 채널막을 형성하는 단계는,
    게이트 예정지역의 기판을 노출시키는 희생패턴을 형성하는 단계;
    상기 희생패턴 사이를 매립하도록 채널용 반도체막을 형성하는 단계;
    상기 희생패턴 상부면이 노출되도록 상기 채널용 반도체막을 평탄화하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  21. 제20항에 있어서,
    상기 채널용 반도체막을 형성하는 단계는,
    에피택셜 성장법을 사용하여 실시하는 반도체 장치 제조방법.
  22. 제21항에 있어서,
    상기 채널용 반도체막은 상기 기판과 동일한 물질로 형성하는 반도체 장치 제조방법.
  23. 제22항에 있어서,
    상기 채널용 반도체막은 에피택셜실리콘막을 포함하는 반도체 장치 제조방법.
  24. 제13항에 있어서,
    상기 채널막 표면에 매립차단막을 형성하는 단계는,
    상기 채널막을 포함한 구조물 표면을 따라 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 채널막의 선폭과 동일하거나, 또는 더 큰 선폭을 갖는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 제1절연막을 식각하는 단계; 및
    상기 감광막패턴을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  25. 제24항에 있어서,
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제1절연막을 식각하기 이전에 상기 감광막패턴을 식각장벽으로 상기 제2절연막을 식각하는 단계;
    상기 감광막패턴을 제거한 이후에 상기 제1 및 제2절연막을 주입장벽으로 할로이온주입영역 및 LDD영역을 형성하기 위한 복수의 이온주입공정을 실시하는 단계; 및
    상기 제2절연막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  26. 제13항에 있어서,
    상기 매립차단막을 형성한 이후에
    상기 채널막에 문턱전압조절층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8710490B2 (en) 2012-09-27 2014-04-29 Intel Corporation Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128427A (ja) 2004-10-29 2006-05-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2006261232A (ja) 2005-03-15 2006-09-28 Fujitsu Ltd 半導体装置の製造方法
JP2007027738A (ja) 2005-07-13 2007-02-01 Promos Technologies Inc 半導体装置及びその製作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340671A (ja) * 1999-05-26 2000-12-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7279734B2 (en) * 2003-10-23 2007-10-09 Dongbu Electronics Co., Ltd. MOS transistor
KR100540341B1 (ko) 2003-12-31 2006-01-11 동부아남반도체 주식회사 반도체 소자 제조방법
KR100556350B1 (ko) * 2004-05-10 2006-03-03 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
KR100604870B1 (ko) * 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
JP5100137B2 (ja) * 2007-01-26 2012-12-19 株式会社東芝 半導体装置の製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128427A (ja) 2004-10-29 2006-05-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2006261232A (ja) 2005-03-15 2006-09-28 Fujitsu Ltd 半導体装置の製造方法
JP2007027738A (ja) 2005-07-13 2007-02-01 Promos Technologies Inc 半導体装置及びその製作方法

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