KR101194395B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 DIBL 현상 및 GIDL 현상에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 바디영역과 상기 바디영역 위로 돌출된 필라영역으로 구성된 활성영역; 상기 필라영역의 측벽을 감싸는 게이트전극; 상기 필라영역 상부면에 형성된 제1접합영역; 및 상기 바디영역의 상부면에 형성되어 상기 필라영역을 일부 감싸는 제2접합영역을 포함하는 반도체 장치를 제공하며, 상숭한 본 발명에 따르면, 제2접합영역보다 제1접합영역이 더 높은 위치에 배치되어 제1접합영역과 제2접합영역이 단차를 갖기 때문에 DIBL 현상을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 DIBL(Drain Induces Barrier Lowering)현상을 개선하기 위한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 반도체 장치의 채널길이(channel length)가 지속적으로 감소하고 있다. 이처럼, 반도체 장치의 채널길이가 감소함에 따라 DIBL(Drain Induces Barrier Lowering) 현상이 심화되어 반도체 장치의 동작특성이 급격히 열화되고 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 기판(11) 상에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 구조의 게이트(15)가 형성되어 있고, 게이트(15) 양측벽에는 스페이서(16)가 형성되어 있다. 그리고, 게이트(15) 양측 기판(11)에는 제1불순물영역(17A)과 제1불순물영역(17A)보다 높은 불순물 도핑농도를 갖는 제2불순물영역(17B)으로 이루어진 접합영역(17)이 형성되어 있다.
상술한 구조의 종래기술에 따른 반도체 장치에서 DIBL 현상은 접합영역(17)에 역바이어스가 인가된 상황에서 접합영역(17)의 공핍영역이 확장되어 문턱전압이 낮아지고, 심할경우 접합영역(17)간 공핍영역의 펀치(Punch)가 발생하여 누설전류가 급격히 증가하는 현상을 의미한다. 이러한 DIBL 현상은 반도체 장치의 채널길이가 감소할수록 더욱더 심화된다.
종래기술에서는 반도체 장치의 집적도가 증가함에 따른 DIBL 현상의 심화를 방지하기 위하여 접합영역(17)을 서로 다른 불순물 도핑농도를 갖는 제1불순물영역(17A)과 제2불순물영역(17B)으로 형성하는 이른바, LDD(Lightly Doped Drain) 구조를 도입하고, 할로(HALO)이온주입공정 및 LDD이온주입공정을 최적화하는 방법을 사용하였다. 하지만, LDD 구조의 도입, 할로이온주입공정 및 LDD이온주입공정의 최적화를 통해 DIBL 현상을 다소 개선할 수 있으나, GIDL(Gate Induced Drain Leakge) 현상이 심화되는 부작용이 발생하여 여전히 반도체 장치의 동작특성이 열화되는 문제점이 발생한다.
따라서, 반도체 장치의 집적도가 증가하더라도 DIBL 현상 및 GIDL 현상에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 보다 근본적인 방법에 대한 연구가 절실히 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DIBL 현상 및 GIDL 현상에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 바디영역과 상기 바디영역 위로 돌출된 필라영역으로 구성된 활성영역; 상기 필라영역의 측벽을 감싸는 게이트전극; 상기 필라영역 상부면에 형성된 제1접합영역; 및 상기 바디영역의 상부면에 형성되어 상기 필라영역을 일부 감싸는 제2접합영역을 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 상기 활성영역과 상기 게이트전극 사이에 개재된 게이트절연막; 상기 게이트전극 측벽을 감싸는 스페이서; 상기 제1접합영역 상에 형성된 제1에피택셜층; 및 상기 제2접합영역 상에 형성된 제2에피택셜층을 더 포함할 수 있다. 이때, 상기 제1 및 제2에피택셜층은 각각 상기 제1 및 제2접합영역과 동일한 불순물이 도핑된 것일 수 있다.
또한, 본 발명의 반도체 장치는 기판에 형성되어 상기 활성영역을 정의하는 소자분리막을 더 포함하고, 상기 필라영역의 상부면은 상기 소자분리막의 상부면과 동일평면상에 위치할 수 있다. 따라서, 상기 게이트전극은 상기 기판에 매립된 구조를 가질 수 있다. 그리고, 상기 필라영역은 상기 활성영역의 중심부를 기준으로 좌측 또는 우측으로 치우쳐 배치될 수 있다.
상기 필라영역은 사각기둥 형태를 갖고, 상기 제2접합영역은 상기 필라영역의 삼면을 에워싸는 구조를 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 소자분리막을 형성하는 활성영역의 바디영역을 정의하는 단계; 상기 바디영역을 선택적으로 식각하여 필라영역을 정의하는 트렌치를 형성하는 단계; 상기 필라영역의 측벽을 감싸고, 상기 바디영역을 일부 노출시키도록 게이트전극을 형성하는 단계; 및 상기 필라영역의 상부면에 제1접합영역을 형성함과 동시에 상기 바디영역의 상부면에 상기 필라영역 일부를 감싸는 제2접합영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 필라영역은 상기 활성영역의 중심부를 기준으로 좌측 또는 우측으로 치우치도록 형성할 수 있다.
상기 게이트전극을 형성하는 단계는, 상기 트렌치를 매립하도록 기판 전면에 게이트도전막을 형성하는 단계; 상기 기판이 노출될때까지 평탄화공정을 실시하는 단계; 상기 바디영역이 노출될때까지 상기 게이트도전막을 선택적으로 식각하되, 노출된 상기 바디영역이 상기 필라영역 일부를 감싸는 형태를 갖도록 식각하는 단계를 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 제1 및 제2접합영역을 형성하기 이전에, 상기 필라영역의 상부면 및 상기 바디영역의 상부면에 에피택셜층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제1 및 제2접합영역을 형성하는 단계는, 상기 에피택셜층에 불순물을 이온주입하는 단계; 및 열처리공정을 실시하여 상기 에피택셜층에 주입된 불순물을 상기 기판으로 확산시키는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 제2접합영역보다 제1접합영역이 더 높은 위치에 배치되어 제1접합영역과 제2접합영역이 단차를 갖기 때문에 DIBL 현상을 방지할 수 있는 효과가 있다. 또한, 반도체 장치의 채널이 상하로 형성되기 때문에 필라영역의 높이를 조절하는 방법으로 반도체 장치의 집적도가 증가하더라도 채널길이를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 제2접합영역이 필라영역을 일부를 감싸는 구조를 갖기 때문에 반도체 장치의 집적도가 증가하더라도 반도체 장치의 채널폭을 증가시킬 수 있기 때문에 반도체 장치의 집적도가 증가하더라도 반도체 장치의 동작특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 에피택셜층을 통해 제1 및 제2접합영역의 접합깊이를 감소시킴으로써, GIDL에 기인한 반도체 장치의 특성열화를 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정평면도.
도 4a 내지 도 4g는 도 3a 내지 도 3g에 도시된 X-X'절취선을 따라 도시한 공정단면도.
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정평면도.
도 4a 내지 도 4g는 도 3a 내지 도 3g에 도시된 X-X'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 구체적으로, 후술할 본 발명은 반도체 장치의 집적도가 증가함에 따라 유발된 DIBL(Drain Induces Barrier Lowering) 현상 및 GIDL(Gate Induced Drain Leakge) 현상에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X' 절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31)에 형성된 소자분리막(32)에 의하여 정의되고, 바디영역(33A)과 바디영역(33A) 위로 돌출된 필라영역(33B)으로 구성된 활성영역(33), 필라영역(33B)의 측벽을 감싸는 게이트전극(37A), 필라영역(33B)의 표면에 형성된 제1접합영역(45) 및 바디영역(33A)의 표면에 형성되어 필라영역(33B)을 일부 감싸는 제2접합영역(46)을 포함한다. 또한, 게이트전극(37A)과 활성영역(33) 사이에 개재된 게이트절연막(36), 노출된 게이트전극(36) 측벽에 형성된 스페이서(40), 제1접합영역(45) 상에 형성되어 제1접합영역(45)과 동일한 불순물이 도핑된 제1에피택셜층(43) 및 제2접합영역(46) 상에 형성되어 제2접합영역(46)과 동일한 불순물이 도핑된 제2에피택셜층(44)을 더 포함한다.
활성영역(33)에서 필라영역(33B)은 활성영역(33)의 기판(31)을 일부 식각하여 형성된 것으로, 필라영역(33B)의 상부면은 기판(31) 상부면 또는 소자분리막(32)의 상부면과 동일평면상에 위치한다. 필라영역(33B)은 사각기둥 형태를 가질 수 있으며, 활성영역(33)의 중심부를 기준으로 좌측 또는 우측으로 치우쳐 배치된다. 활성영역(33)에서 바디영역(33A)은 필라영역(33B)과 연결되어 필라영역(33B) 하부에 위치한다. 따라서, 필라영역(33B)의 상부면(또는 표면)이 바디영역(33A)의 상부면(또는 표면)보다 높다.
필라영역(33B)의 측벽을 감싸는 게이트전극(37A)은 실질적으로 기판(31)에 매립된 구조를 갖는다. 게이트전극(37A)은 실리콘막 또는 금속성막으로 이루어진 단일막으로 구성되거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 구성될 수 있다. 이때, 금속성막은 도전성을 갖는 금속막, 금속질화막, 금속산화막 및 금속실리사이드막을 포함한다.
스페이서(40)는 노출된 게이트전극(37A)의 측벽을 보호하는 역할을 수행함과 동시에 제2접합영역(46) 상에 형성된 제2에피택셜층(44)과 게이트전극(37A) 사이를 전기적으로 분리시키는 역할을 수행한다. 스페이서(40)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
제2접합영역(46)은 필라영역(33B)의 일부를 감싸는 구조 예컨대, 사각기둥 형태를 갖는 필라영역(33B)의 삼면을 감싸는 구조를 갖기 때문에 반도체 장치의 집적도가 증가하더라도 반도체 장치의 채널폭을 증가시킬 수 있다. 이를 통해, 반도체 장치의 동작특성을 향상시킬 수 있다.
한편, 제2접합영역(46)이 필라영역(33B)을 완전히 감싸는 구조를 갖는 것이 채널폭을 증가시키는 측면에서 보다 우세할 수 있다. 하지만, 반도체 칩은 다수의 반도체 장치(예컨대, 트랜지스터)로 구성되기 때문에 본 발명의 일실시예에 따른 반도체 장치 다수 어레이 형태 또는 유사 구조의 트랜지스터가 반복되는 구조에서는 게이트전극(37A)으로의 직접적인 파워공급이 불가능하기 때문에 또 다른 도전라인을 통해 체인형태의 연결고리가 반복적으로 적용되는 공정을 고려해야하는 문제점이 발생한다. 이에 반해, 본 발명의 일실시예와 같이 제2접합영역(46)이 필라영역(33B)의 일부를 감싸는 구조를 갖는 경우에는 제2접합영역(46)이 감싸지 않는 지역의 게이트전극(37A)에 형성된 콘택을 통한 파워공급만으로 모든 어레이 또는 반복되는 유사 구조의 트랜지스터를 모두 구동할 수 있는 장점이 있다.
필라영역(33B)의 표면(즉, 상부면)에 형성된 제1접합영역(45)이 드레인영역으로 작용할 경우에 바디영역(33A)의 표면(즉, 상부면)에 형성된 제2접합영역(46)은 소스영역으로 작용한다. 이때, 필라영역(33B)의 상부면이 바디영역(33A)의 상부면보다 높기 때문에 제2접합영역(46)보다 제1접합영역(45)이 더 높은 위치에 배치된다. 즉, 제1접합영역(45)과 제2접합영역(46)이 단차를 갖기 때문에 DIBL 현상을 방지할 수 있다. 구체적으로, 제1접합영역(45)과 제2접합영역(46)은 단차를 갖기 때문에 역바이어스가 인가된 상황에서 제1 및 제2접합영역(45, 46)의 공핍영역이 확장되더라도 문턱전압 낮아지는 것을 방지할 수 있고, 공핍영역간 펀치(Punch)가 발생하여 누설전류가 증가하는 것을 방지할 수 있다. 또한, 제2접합영역(46)보다 제1접합영역(45)이 더 높은 위치에 있기 때문에 반도체 장치의 채널은 상하로 형성되는 바, 필라영역(33B)의 높이를 조절하는 방법으로 반도체 장치의 집적도가 증가하더라도 채널길이를 증가시킬 수 있다.
한편, 채널길이가 증가함에 따라 반도체 장치의 동작전류가 감소할 우려가 있으나, 본 발명의 반도체 장치는 필라영역(33B)의 측벽을 게이트전극(37A)이 감싸고, 제2접합영역(46)이 필라영역(33B)의 일부를 감싸는 구조를 갖기 때문에 채널폭을 증가시킬 수 있다. 즉, 본 발명의 일실시예에 따른 반도체 장치는 채널길이와 채널폭을 동시에 증가시킬 수 있기 때문에 반도체 장치의 집적도가 증가하더라도 반도체 장치의 동작전류를 증가시킬 수 있다.
제1접합영역(45) 상에 형성된 제1에피택셜층(43) 및 제2접합영역(46) 상에 형성된 제2에피택셜층(44)은 제1 및 제2접합영역(45, 46)의 접합깊이(Junction depth)를 감소시키는 역할을 수행한다. 이처럼, 제1 및 제2에피택셜층(43, 44)을 통해 제1 및 제2접합영역(45, 46)의 접합깊이를 감소시킴에 따라 GIDL에 기인한 반도체 장치의 특성열화를 방지할 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정평면도이고, 도 4a 내지 도 4g는 도 3a 내지 도 3g에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 활성영역(33)을 정의한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있으며, 소자분리막(32)을 형성하는 정의된 활성영역(33)은 바디영역(33A)으로 작용한다.
다음으로, 소자분리막(32)이 형성된 기판(31) 상에 감광막패턴(34)을 형성한 후에 감광막패턴(34)을 식각장벽으로 활성영역(33)의 기판(31)을 식각하여 제1트렌치(35)를 형성한다. 이때, 제1트렌치(35)는 도넛형태로 형성할 수 있다.
여기서, 제1트렌치(35)를 형성함으로서, 활성영역(33)은 바디영역(body region, 33A)과 바디영역(33A) 위로 돌출된 필라영역(pillar region, 33B)으로 구성된다. 바디영역(33A)과 필라영역(33B)은 모두 활성영역(33)으로 작용한다. 필라영역(33B)은 사각기둥 형태를 가질 수 있고, 필라영역(33B)의 상부면은 소자분리막(32)의 상부면과 동일 평면상에 위치할 수 있다. 그리고, 후속 공정을 통해 바디영역(33A)의 상부면에 형성될 제2접합영역이 필라영역(33B)를 일부 감싸는 형태를 갖도록 형성하기 위하여 필라영역(33B)이 활성영역(33)의 중심부를 기준으로 좌측 또는 우측으로 치우친 형태를 갖도록 형성한다.
다음으로, 감광막패턴(34)을 제거한다.
도 3b 및 도 4b에 도시된 바와 같이, 바디영역(33A)과 필라영역(33B)으로 이루어진 활성영역(33)의 표면 상에 게이트절연막(36)을 형성한다. 이때, 게이트절연막(36)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 실리콘산화막은 열산화(Thermal Oxidation)를 통해 기판(31) 예컨대, 실리콘기판의 표면을 산화시키는 방법으로 형성할 수 있다.
다음으로, 기판(31) 전면에 제1트렌치(35)를 완전히 매립하도록 게이트도전막(37)을 형성한다. 이때, 게이트도전막(37)은 실리콘막 또는 금속성막으로 이루어진 단일막으로 형성하거나, 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 여기서, 금속성막은 도전성을 갖는 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함한다.
다음으로, 제1트렌치(35) 내부에만 게이트도전막(37)이 잔류하도록 활성영역(33) 또는(및) 소자분리막(32)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
평탄화공정이 완료된 시점에서 바디영역(33A)의 상부면 및 필라영역(33B)의 측벽에 게이트절연막(36)이 잔류하고, 게이트절연막(36) 상에서 게이트도전막(37)이 제1트렌치(35)에 매립된 구조를 갖는다.
도 3c 및 도 4c에 도시된 바와 같이, 기판(31) 상에 게이트마스크를 이용하여 하드마스크패턴(38)을 형성한다. 이때, 필라영역(33B)이 활성영역(33)의 중심부를 기준으로 좌측 또는 우측으로 치우친 형태를 갖기 때문에 하드마스크패턴(38)의 개구부는 'ㄷ'자 형태로 형성할 수 있다. 하드마스크패턴(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 하드마스크패턴(38)을 식각장벽으로 게이트절연막(36)이 노출될때까지 게이트도전막(37)을 식각하여 게이트전극(37A)을 형성함과 동시에 제2트렌치(39)를 형성한다. 이때, 게이트전극(37A)은 필라영역(33B)의 측벽을 완전히 감싸는 구조를 갖고, 기판(31)에 매립된 형태를 갖는다.
한편, 필라영역(33B)이 활성영역(33)의 중심부를 기준으로 좌측 또는 우측으로 치우친 형태를 갖기 때문에 제2트렌치(39)를 기준으로 내측방향에는 게이트전극(37A)이 위치하고, 외측방향으로 게이트도전막(37)이 잔류한다.
도 3d 및 도 4d에 도시된 바와 같이, 제2트렌치(39)를 매립하는 스페이서(40)를 형성한다. 이때, 스페이서(40)는 소자분리막(32)에 접하지 않는 게이트전극(37A)의 측벽을 감싸는 구조를 갖는다. 즉, 스페이서(40)는 'ㄷ'자 형태를 갖고, 기판(31)에 매립된 구조를 갖는다. 스페이서(40)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 후속 공정의 편의를 위하여 하드마스크패턴(38)과 동일한 물질로 형성할 수 있다.
도 3e 및 도 4e에 도시된 바와 같이, 스페이서(40)가 형성된 하드마스크패턴(38) 상에 접합영역을 형성하기 위한 감광막패턴(41)을 형성한다. 이때, 감광막패턴(41)은 스페이서(40) 외측의 바디영역(33A) 상부를 오픈하는 개구부를 갖는다. 즉, 감광막패턴(41)의 개구부는 'ㄷ'자 형태를 갖는다.
다음으로, 감광막패턴(41)을 식각장벽으로 하드마스크패턴(38), 게이트전극(37A)을 형성한 이후에 잔류하는 게이트도전막(37) 및 게이트절연막(36)을 식각하여 게이트전극(37A) 외측에 위치하는 바디영역(33A) 상부면을 노출시키는 제3트렌치(42)를 형성한다.
다음으로, 감광막패턴(41)을 제거한다.
도 3f 및 도 4f에 도시된 바와 같이, 기판(31) 상부면 또는 소자분리막(32) 상부면이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 상술한 평탄화공정을 통해 기판(31) 상에 잔류하는 하드마스크패턴(38)이 제거되며, 하드마스크패턴(38)이 제거됨에 따라 스페이서(40)의 높이도 감소한다.
평탄화공정이 완료된 시점에서 필라영역(33B)의 상부면 및 게이트전극(37A)의 상부면이 노출된다. 아울러, 제3트렌치(42)에 의하여 바디영역(33A)의 상부면도 노출된다.
도 3g 및 도 4g에 도시된 바와 같이, 선택적 에피택셜 성장법을 사용하여 노출된 필라영역(33B) 상에 제1에피택셜층(43)을 형성함과 동시에 노출된 바디영역(33A) 상에 제2에피택셜층(44)을 형성한다.
다음으로, 제1 및 제2에피택셜층(43, 44)에 불순물을 이온주입한 후, 열처리공정을 실시하여 제1 및 제2에피택셜층(43, 44) 아래 필라영역(33B) 상부면 및 바디영역(33A) 상부면에 각각 제1접합영역(45) 및 제2접합영역(46)을 형성한다. 이때, 제1 및 제2에피택셜층(43, 44)에 주입된 불순물을 열처리공정을 통해 기판(31)으로 확산시키는 방법으로 제1 및 제2접합영역(45, 46)을 형성함으로써, 제1 및 제2접합영역(45, 46)의 접합깊이를 감소시킬 수 있다.
상술한 공정과정을 통해 형성된 반도체 장치는 제2접합영역(46)이 필라영역(33B)을 일부를 감싸는 구조를 갖기 때문에 반도체 장치의 집적도가 증가하더라도 반도체 장치의 채널폭을 증가시킬 수 있다. 이를 통해, 반도체 장치의 동작특성을 향상시킬 수 있다.
또한, 제2접합영역(46)보다 제1접합영역(45)이 더 높은 위치에 배치되어 제1접합영역(45)과 제2접합영역(46)이 단차를 갖기 때문에 DIBL 현상을 방지할 수 있다. 아울러, 반도체 장치의 채널이 상하로 형성되기 때문에 필라영역(33B)의 높이를 조절하는 방법으로 반도체 장치의 집적도가 증가하더라도 채널길이를 증가시킬 수 있다.
또한, 제1접합영역(45) 상에 형성된 제1에피택셜층(43) 및 제2접합영역(46) 상에 형성된 제2에피택셜층(44)으로 인하여 제1 및 제2접합영역(45, 46)의 접합깊이를 감소시킴에 따라 GIDL에 기인한 반도체 장치의 특성열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33A : 바디영역 33B : 필라영역
33 : 활성영역 36 : 게이트절연막
37A : 게이트전극 40 : 스페이서
43 : 제1에피택셜층 44 : 제2에피택셜층
45 : 제1접합영역 46 : 제2접합영역
33A : 바디영역 33B : 필라영역
33 : 활성영역 36 : 게이트절연막
37A : 게이트전극 40 : 스페이서
43 : 제1에피택셜층 44 : 제2에피택셜층
45 : 제1접합영역 46 : 제2접합영역
Claims (12)
- 바디영역과 상기 바디영역 위로 돌출된 필라영역으로 구성된 활성영역;
상기 필라영역의 측벽을 감싸는 게이트전극;
상기 필라영역 상부면에 형성된 제1접합영역; 및
상기 바디영역의 상부면에 형성되어 상기 필라영역을 일부 감싸는 제2접합영역을 포함하고,
상기 필라영역은 사각기둥 형태를 갖고, 상기 제2접합영역은 상기 필라영역의 삼면을 에워싸는 구조를 갖는 반도체 장치.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 활성영역과 상기 게이트전극 사이에 개재된 게이트절연막;
상기 게이트전극 측벽을 감싸는 스페이서;
상기 제1접합영역 상에 형성된 제1에피택셜층; 및
상기 제2접합영역 상에 형성된 제2에피택셜층
을 더 포함하는 반도체 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서,
상기 제1 및 제2에피택셜층은 각각 상기 제1 및 제2접합영역과 동일한 불순물이 도핑된 반도체 장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
기판에 형성되어 상기 활성영역을 정의하는 소자분리막을 더 포함하고,
상기 필라영역의 상부면은 상기 소자분리막의 상부면과 동일평면상에 위치하는 반도체 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,
상기 게이트전극은 상기 기판에 매립된 구조를 갖는 반도체 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 필라영역은 상기 활성영역의 중심부를 기준으로 좌측 또는 우측으로 치우쳐 배치된 반도체 장치.
- 삭제
- 기판에 소자분리막을 형성하는 활성영역의 바디영역을 정의하는 단계;
상기 바디영역을 선택적으로 식각하여 필라영역을 정의하는 트렌치를 형성하는 단계;
상기 필라영역의 측벽을 감싸고, 상기 바디영역을 일부 노출시키도록 게이트전극을 형성하는 단계; 및
상기 필라영역의 상부면에 제1접합영역을 형성함과 동시에 상기 바디영역의 상부면에 상기 필라영역 일부를 감싸는 제2접합영역을 형성하는 단계를 포함하고,
상기 필라영역은 사각기둥 형태로 형성하고, 상기 제2접합영역은 상기 필라영역의 삼면을 에워싸는 구조를 갖도록 형성하는 반도체 장치 제조방법.
를 포함하는 반도체 장치 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 필라영역은 상기 활성영역의 중심부를 기준으로 좌측 또는 우측으로 치우치도록 형성하는 반도체 장치 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 게이트전극을 형성하는 단계는,
상기 트렌치를 매립하도록 기판 전면에 게이트도전막을 형성하는 단계;
상기 기판이 노출될때까지 평탄화공정을 실시하는 단계;
상기 바디영역이 노출될때까지 상기 게이트도전막을 선택적으로 식각하되, 노출된 상기 바디영역이 상기 필라영역 일부를 감싸는 형태를 갖도록 식각하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,
상기 제1 및 제2접합영역을 형성하기 이전에,
상기 필라영역의 상부면 및 상기 바디영역의 상부면에 에피택셜층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,
상기 제1 및 제2접합영역을 형성하는 단계는,
상기 에피택셜층에 불순물을 이온주입하는 단계; 및
열처리공정을 실시하여 상기 에피택셜층에 주입된 불순물을 상기 기판으로 확산시키는 단계
를 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100110378A KR101194395B1 (ko) | 2010-11-08 | 2010-11-08 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100110378A KR101194395B1 (ko) | 2010-11-08 | 2010-11-08 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120048909A KR20120048909A (ko) | 2012-05-16 |
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| KR1020100110378A KR101194395B1 (ko) | 2010-11-08 | 2010-11-08 | 반도체 장치 및 그 제조방법 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688576B1 (ko) * | 2005-10-14 | 2007-03-02 | 삼성전자주식회사 | 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법 |
-
2010
- 2010-11-08 KR KR1020100110378A patent/KR101194395B1/ko not_active IP Right Cessation
Patent Citations (1)
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| KR100688576B1 (ko) * | 2005-10-14 | 2007-03-02 | 삼성전자주식회사 | 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법 |
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