KR101079284B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 기판상의 게이트; 상기 게이트 양측 가장자리에 정렬되어 상기 기판에 형성된 매립형 누설방지막; 및 상기 누설방지막에 접하도록 상기 게이트 양측의 상기 기판에 형성된 접합영역을 포함하고 있으며, 상술한 본 발명에 따르면, 게이트 양측 가장자리에 정렬되어 기판에 형성된 매립형 누설방지막을 구비함으로써, GIDL 전류 발생을 근본적으로 방지할 수 있는 효과가 있다.
GIDL, 게이트, 접합영역, 누설방지막
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 채널길이도 동시에 매우 짧아지고 있으며, 채널길이가 감소함에 따라 반도체 장치의 동작특성이 점차 열화되고 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 소자분리막(13)이 형성된 기판(11) 상에 게이트절연막(14), 게이트전극(15) 및 게이트하드마스크막(16)이 적층된 구조의 게이트(17)가 형성되어 있고, 게이트(17) 양측 기판(11)에 접합영역(12)이 형성되어 있다. 통상적으로, 접합영역은 게이트(17)를 형성한 이후에 이온주입을 통해 형성하기 때문에 게이트(17)가 접합영역(12) 일부와 중 첩(overlap)된 구조를 갖는다.
여기서, 종래기술에 따른 반도체 장치는 게이트(17)와 접합영역(12)이 일부 중첩됨에 따라 이들이 중첩되는 영역에서 GIDL(Gate Induced Drain Leakge) 전류가 발생하는 문제점이 있다. 이러한 GIDL 전류 발생을 최대한 억제하기 위하여 종래에는 게이트(17)와 접합영역(12)이 중첩되는 지역에 접합영역(12)보다 상대적으로 낮은 불순물 도핑농도를 갖는 저농도 접합영역 이른바, LDD영역을 형성하는 방법을 사용하여 GIDL 전류 발생을 억제하였다.
하지만, 반도체 장치의 집적도가 증가함에 따라 더 이상 LDD영역을 형성하는 방법으로는 GIDL 전류 발생을 억제하기 어려운 바, 보다 근본적인 개선방법이 요구되고 있는 실정이다.
최근, GIDL 전류 발생을 억제하기 위하여 게이트(17) 양측 가장자리의 게이트절연막(14) 두께를 게이트(17) 중심부의 게이트절연막(14) 두께보다 두껍게 형성하는 기술이나, 게이트전극(15) 내 불순물 도핑농도를 국부적으로 조절하는 기술등이 제안된 바 있다. 하지만, 상술한 방법들은 트랜지스터 채널영역 전체의 문턱전압 값을 균일하게 제어하기 어려워 결과적으로 반도체 장치의 신뢰성을 저하시키는 심각한 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, GIDL 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판상의 게이트; 상기 게이트 양측 가장자리에 정렬되어 상기 기판에 형성된 매립형 누설방지막; 및 상기 누설방지막에 접하도록 상기 게이트 양측의 상기 기판에 형성된 접합영역을 포함한다. 이때, 상기 기판 상부면을 기준으로 상기 접합영역의 깊이는 상기 누설방지막의 깊이보다 클 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치는 상기 게이트 양측 상기 기판에 형성된 리세스패턴; 및 상기 리세스패턴에 매립된 반도체층을 더 포함할 수 있다.
상기 누설방지막은 상기 리세스패턴 측벽에 형성된 것일 수 있고, 상기 접합영역은 상기 반도체층 및 상기 반도체층 아래 상기 기판 일부를 포함할 수 있으며, 상기 반도체층은 상기 기판과 동일한 물질일 수 있다. 예컨대, 상기 기판은 실리콘기판을 포함하고, 상기 반도체층은 에피택셜실리콘층을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판의 접합영역 예정지역을 식각하여 리세스패턴을 형성하는 단계; 상기 리세스패턴 측벽에 매립형 누설방지막을 형성하는 단계; 상기 리세스패턴을 매립하는 반도체층을 형성하는 단계; 양측 가장자리가 상기 누설방지막과 정렬되도록 상기 기판 상에 게이트를 형성하는 단계; 및 상기 게이트 양측에 상기 누설방지막과 접하도록 접합영역을 형성하는 단계를 포함한다.
상기 기판 상부면을 기준으로 상기 리세스패턴의 깊이는 상기 접합영역의 깊이보다 작게 형성할 수 있다.
상기 누설방지막을 형성하는 단계는, 상기 리세스패턴을 포함한 구조물 표면을 따라 절연막을 형성하는 단계; 및 전면식각공정을 실시하는 단계를 포함할 수 있다.
상기 접합영역을 형성하는 단계는, 상기 반도체층 및 상기 반도체층 아래 상기 기판에 불순물을 이온주입하는 단계; 및 열처리를 실시하는 단계를 포함할 수 있다.
상기 반도체층은 상기 기판과 동일한 물질로 형성할 수 있다. 예컨대, 상기 기판은 실리콘기판을 포함하고, 상기 반도체층은 에피택셜 성장으로 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 게이트 양측 가장자리에 정렬되어 기판에 형성된 매립형 누설방지막을 구비함으로써, GIDL 전류 발생을 근본적으로 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 GIDL(Gate Induced Drain Leakge) 전류 발생을 근본적으로 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 게이트 양측의 기판에 매립형(Buried type) 누설방지막을 삽입하여 GIDL 전류 발생을 방지한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(21) 상의 게이트(30), 게이트(30) 양측의 기판(31)에 형성된 접합영역(32) 및 게이트(30) 양측에 정렬되어 기판(21)에 형성된 매립형 누설방지막(25A)을 포함한다.
또한, 기판(21)에 형성된 소자분리막(22), 게이트(30) 양측 기판(21) 구체적으로, 접합영역(32) 지역에 형성된 리세스패턴(24), 리세스패턴(24)에 매립된 반도체층(26A) 및 게이트(30) 양측에 형성된 스페이서(31)을 더 포함할 수 있다.
게이트(30) 양측 가장자리에 정렬되어 기판(21)에 형성된 매립형 누설방지막(25A)은 리세스패턴(24)의 측벽에 위치하며, 접합영역(32)과 게이트(30)간에 중첩영역이 발생하는 것을 방지하여 GIDL 전류 발생을 근본적으로 방지하는 역할을 수행한다.
누설방지막(25A)은 다양한 절연물질로 형성할 수 있다. 예컨대, 누설방지막(25A)은 질화막으로 형성할 수 있다. 이때, 반도체 장치가 동작하기 위해서는 접합영역(32)간 전하이동이 가능해야 하기 때문에 절연물질로 형성된 누설방지막(25A)은 기판(21) 상부면을 기준으로 접합영역의 깊이(또는 높이)보다 작은 깊이를 갖도록 형성하는 것이 바람직하다.
접합영역(32)은 불순물 이온주입을 통해 형성되며, 리세스패턴(24)를 매립하는 반도체층(26A)과 반도체층(26A) 아래 기판(21) 일부를 포함한다. 즉, 리세스패턴(26A)에 매립된 반도체층(26A)은 접합영역(32)으로 작용한다.
리세스패턴(24)에 매립된 반도체층(26A)은 기판(21)과 동일한 물질로 형성하는 것이 바람직하다. 따라서, 기판(21)이 실리콘기판일 경우에 반도체층(26A)은 에피택셜 성장을 통해 형성된 단결정실리콘층으로 형성하는 것이 바람직하다. 이는, 반도체층(26A)에 의하여 기판(21)이 손상되는 것을 방지하기 위함이다. 만약, 반도체층(26A)을 기판(21)과 서로 다른 물질로 형성할 경우에 격자상수의 차이등으로 인해 기판(21)에 불필요한 응력이 인가되어 반도체 장치의 신뢰성을 저하시키는 문제점을 유발할 수 있다.
게이트(30)는 게이트절연막(27), 게이트전극(28) 및 게이트하드마스크막(29) 이 순차적으로 적층된 적층구조물이다. 게이트절연막(27)은 산화막 예컨대, 실리콘산화막(SiO2)을 포함할 수 있으며, 반도체 장치가 균일한 문턱전압을 갖도록 균일한 두께를 갖도록 형성한다. 게이트전극(28)은 실리콘막 또는 금속성막으로 이루어진 단일막이거나, 또는 실리콘막과 금속성막이 적층된 폴리메탈(poly-metal) 구조의 적층막일 수 있다. 이때, 게이트전극(28)은 반도체 장치가 균일한 문턱전압을 갖도록 막내 불순물 도핑농도 또는 일함수(work function)가 균일한 값을 갖도록 형성한다. 게이트하드마스크막(29)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
이와 같이, 본 발명의 일실시예에 따른 반도체 장치는 게이트(30) 양측 가장자리에 정렬되어 기판(21)에 형성된 매립형 누설방지막(25A)을 구비함으로써, GIDL 전류 발생을 근본적으로 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 소자분리막(22)이 형성된 기판(21) 상에 하드마스크패턴(23)을 형성한 후, 하드마스크패턴(23)을 식각장벽(etch barrier)으로 기판(21)을 식각하여 접합영역 예정지역에 리세스패턴(24)을 형성한다. 이때, 리세스패턴(24)의 깊이는 기판(21) 상부면을 기준으로 예정된 접합영역의 깊이보다 작게 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 리세스패턴(24)을 포함하는 구조물 표면을 따라 절연막(25)을 형성한 후, 전면식각공정을 실시하여 리세스패턴(24) 측벽에 매립형 누설방지막(25A)을 형성한다. 이때, 전면식각공정은 에치백(etchback)을 사용하여 실시할 수 있다.
누설방지막(25A)은 후속 공정을 통해 형성된 접합영역과 게이트 사이에 중첩영역이 발생하는 것을 방지하여 GIDL 전류 발생을 근본적으로 방지하는 역할을 수행한다. 상술한 역할을 수행하는 누설방지막(25A)은 다양한 절연물질로 형성할 수 있으며, 예컨대, 질화막으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 리세스패턴(24)을 완전히 매립하도록 반도체층(26)을 형성한다. 이때, 반도체층(26)은 기판(21)과 동일한 물질로 형성하는 것이 바람직하다. 따라서, 기판(21)으로 실리콘기판을 사용하는 경우에 반도체층(26)은 에피택셜 성장법을 사용하여 단결정실리콘층으로 형성하는 것이 바람직히다.
이처럼, 반도체층(26)을 기판(21)과 동일한 물질로 형성하는 것은 반도체층(26)으로 인해 기판(21)이 손상되는 것을 방지하기 위함이다. 만약, 반도체층(26)을 기판(21)과 서로 다른 물질로 형성할 경우에 격자상수의 차이등으로 인해 기판(21)에 불필요한 응력이 인가되어 반도체 장치의 신뢰성을 저하시키는 문제점을 유발할 수 있다.
다음으로, 기판(21) 상부면이 노출되도록 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이하, 평탄화되 어 리세스패턴(24)에 매립된 반도체층(26)의 도면부호를 '26A'로 변경하여 표기한다.
도 3d에 도시된 바와 같이, 양측 가장자리가 누설방지막(25A)과 정렬되도록 기판(21) 상에 게이트(30)를 형성한다. 게이트(30)는 게이트절연막(27), 게이트전극(28) 및 게이트하드마스크막(29)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
게이트절연막(27)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 반도체 장치가 균일한 문턱전압을 갖도록 균일한 두께를 갖도록 형성하는 것이 바람직하다.
게이트전극(28)은 실리콘막 또는 금속성막으로 이루어진 단일막이거나, 또는 실리콘막과 금속성막이 적층된 폴리메탈(poly-metal) 구조의 적층막으로 형성할 수 있다. 이때, 게이트전극(28)은 반도체 장치가 균일한 문턱전압을 갖도록 막내 불순물 도핑농도 또는 일함수(work function)가 균일한 값을 갖도록 형성하는 것이 바람직하다.
게이트하드마스크막(29)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트(30) 양측에 스페이서(31)를 형성한 후에 게이트(30) 양측 기판(31) 및 반도체층(26A)에 불순물 이온주입 및 주입된 불순물을 활성화시키기 위한 열처리공정을 실시하여 접합영역(32)을 형성한다. 이때, 반도체층(26A)에 주입된 불순물이 열처리공정간 게이트(30) 아래 방향으로 확산하는 것을 누설방지막(25A)이 차단함으로써, 게이트(30)와 접합영역(32)이 중첩되는 영역이 발생하는 것을 원천적으로 방지할 수 있다. 이를 통해, 게이트(30)와 접합영역(32)이 중첩되는 중첩영역에서 발생하는 GIDL 전류 발생을 근본적으로 방지할 수 있다.
여기서, 기판(21) 상부면을 기준으로 접합영역(32)의 깊이는 누설방지막(25A)의 깊이 또는 리세스패턴(24)의 깊이보다 크게 형성하는 것이 바람직하다. 따라서, 접합영역(32)은 반도체층(26A)과 반도체층(26A) 아래 기판(21) 일부를 포함한다. 이는 반도체 장치가 동작하기 위해서는 접합영역(32)간 전하이동이 가능해야 하기 때문이다. 만약, 접합영역(32)이 반도체층(26A)에만 형성될 경우에는 절연물질로 이루어진 누설방지막(25A)으로 인해 접합영역(32)간 전하이동이 불가능하여 반도체 장치가 정상적으로 동작할 수 없다.
이처럼, 상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 완성할 수 있으며, 게이트(30) 양측 가장자리에 정렬되어 기판(21)에 형성된 매립형 누설방지막(25A)을 구비함으로써, GIDL 전류 발생을 근본적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범 위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 소자분리막
23 : 하드마스크패턴 24 : 리세스패턴
25 : 절연막 25A : 누설방지막
26, 26A : 반도체층 27 : 게이트절연막
28 : 게이트전극 29 : 게이트하드마스크막
30 : 게이트 31 : 스페이서
32 : 접합영역
Claims (13)
- 기판상의 게이트;상기 게이트 양측 상기 기판에 형성된 리세스패턴;상기 리세스패턴 측벽에 형성된 매립형 누설방지막;상기 리세스패턴에 매립된 반도체층; 및상기 누설방지막에 접하고, 상기 반도체층 및 상기 반도체층 아래 상기 기판 일부에 형성된 접합영역을 포함하는 반도체 장치.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 기판 상부면을 기준으로 상기 접합영역의 깊이는 상기 누설방지막의 깊이보다 큰 반도체 장치.
- 삭제
- 삭제
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 반도체층은 상기 기판과 동일한 물질인 반도체 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 기판은 실리콘기판을 포함하고, 상기 반도체층은 에피택셜실리콘층을 포함하는 반도체 장치.
- 기판의 접합영역 예정지역을 식각하여 리세스패턴을 형성하는 단계;상기 리세스패턴 측벽에 매립형 누설방지막을 형성하는 단계;상기 리세스패턴을 매립하는 반도체층을 형성하는 단계;양측 가장자리가 상기 누설방지막과 정렬되도록 상기 기판 상에 게이트를 형성하는 단계;상기 반도체층 및 상기 반도체층 아래 상기 기판에 불순물을 이온주입하여 상기 게이트 양측에 상기 누설방지막에 접하도록 접합영역을 형성하는 단계; 및열처리를 실시하는 단계를 포함하는 반도체 장치 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 기판 상부면을 기준으로 상기 리세스패턴의 깊이는 상기 접합영역의 깊이보다 작게 형성하는 반도체 장치 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 누설방지막을 형성하는 단계는,상기 리세스패턴을 포함한 구조물 표면을 따라 절연막을 형성하는 단계; 및전면식각공정을 실시하는 단계를 포함하는 반도체 장치 제조방법.
- 삭제
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 반도체층은 상기 기판과 동일한 물질로 형성하는 반도체 장치 제조방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 기판은 실리콘기판을 포함하고, 상기 반도체층은 에피택셜 성장으로 형성하는 반도체 장치 제조방법.
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