TWI505372B - 用於調整半導體裝置中閘極電極之高度的方法 - Google Patents

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Description

用於調整半導體裝置中閘極電極之高度的方法
一般而言，本發明係關於積體電路之形成，詳言之，係關於在包含譬如閘極電極、多晶矽互連線、等等之密集間隔線之電路元件之間和之上形成介電間層(dielectric interlayer)。
於製造積體電路期間，大量之電路元件係依據特定的電路佈局形成在給定的晶片區域上。一般而言，目前實施有多種的製程技術，其中，對於譬如微處理器、儲存器晶片、等等之複雜電路而言，基於矽之MOS技術由於鑑於其操作速度和/或電力消耗和/或成本效益的優越特性，正為目前最有前景之方法。於使用MOS技術製造複雜積體電路期間，數百萬個電晶體(亦即N通道電晶體和/或P通道電晶體)係形成在包含結晶半導體層(譬如矽基層)之基板上。不管考慮的是N通道電晶體或P通道電晶體，MOS電晶體包括所謂的PN接面，該PN接面由高濃度摻雜之汲極和源極區與輕濃度摻雜之通道區之介面所形成，該輕濃度摻雜之通道區配置在該汲極區和該源極區之間。通道區之導電率(亦即，導電通道之驅動電流能力)藉由閘極電極所控制，該閘極電極包括線狀部分(line-like portion)，形成在通道區之上並由薄絕緣層而與該通道區分離。
典型的情況是，譬如MOS電晶體、電容器、電阻器等等之電路元件形成在共同層中，該層於下文中將稱之為裝置層，而“接線(wiring)”(亦即，依照電路設計之電路元件之電性連接)可藉由在裝置層內之多晶矽線等而僅完成某種程度，而使得可能需要在該裝置層之上形成一個或多個額外的“接線”層。這些接線層包含埋置在譬如二氧化矽、氮化矽等之適當介電材料中之金屬線，或者於先進裝置中使用具有3.0或更小介電常數(permittivity)之低k材料。金屬線和環繞的介電材料於後文中將稱之為金屬化層。於二個疊置鄰接之金屬化層之間，亦於裝置層和第一金屬化層之間，形成個別的介電間層，透過該介電間層形成填滿金屬之開口以建立金屬線之間或電路元件與金屬線之間之電性連接。於典型的應用中，分隔裝置層與第一金屬化層之介電間層本質上係藉由廣為接受之電漿輔助化學汽相沉積(PECVD)技術沉積在介電蝕刻終止層之上之二氧化矽形成，該PECVD技術能夠於適度高之沉積率形成具有充分保形性(conformality)之平滑和密集的二氧化矽膜。由於不斷的裝置縮小會造成MOS電晶體之閘極長度於50nm或更少之量級，鄰近電路元件(譬如多晶矽線、閘極電極等)之間的距離亦會減少並於現代CPU中已到達約200nm或更少，其轉化成密集裝填之多晶矽線之間約100nm或更少的空間寬度。然而，結果證明用於沉積氮化矽(其經常用為蝕刻終止層之材料)和二氧化矽(其時常用為間層介電質)之廣為接受的高速率PECVD技術之填滿間隙能力可能不再足夠以可靠地形成介電間層，在參照第1a至1b圖時將作更詳細之說明。
第1a圖示意地顯示半導體裝置之剖面圖，該半導體裝置包括複數個電晶體元件，而為了方便說明，僅顯示了二個電晶體150A、150B。電晶體150A、150B可形成於半導體層102中或之上，該半導體層102例如為含矽半導體材料，或為用來形成如複雜之電晶體元件或其他電路特徵(譬如電容器等)所需之其中適當成形之摻雜劑分佈(dopant profile)的任何其他適當材料。半導體層102形成在基板101之上，該基板101可表示譬如矽材料等之半導體材料。半導體層102和基板101可表示“塊體(bulk)”組構，其中基板101可由與半導體層102實質相同的結晶材料組成。於其他情況中，基板101和半導體層102可表示絕緣體上覆矽(silicon-on-insulator，SOI)組構，其中至少一部分之基板101可以包括絕緣材料，譬如二氧化矽材料，此絕緣材料上形成半導體層102。此外，於所示之製造階段中，電晶體150A、150B可以各包括由電極部分153組成之閘極電極結構152，該電極部分153可由適合的電極材料，譬如多晶矽組成。再者，閘極電極結構152可以包括閘極絕緣層154，該閘極絕緣層154包含於複雜的應用中之任何適當的材料組成物，譬如二氧化矽、氮化矽、高k介電材料。再者，側壁間隔件結構156可以設於閘極電極結構152之側壁上，其中側壁間隔件結構156可以包括二個或多個個別的間隔件元件，可能結合各自的蝕刻終止材料，如該技術領域中眾所皆知者。再者，各自的汲極和源極區151以合適的垂直和側面分佈設於半導體層102中，用來獲得所希望之電晶體特性。
顯示於第1a圖之半導體裝置100可根據港為接受之習知製程策略而形成，該策略可包含下列製程。於形成適當的隔離結構(未圖示)後(該隔離結構可以界定於半導體層102中之各自的主動區以於其中形成電路元件，譬如電晶體150A、150B)，可以例如藉由氧化作用和/或沉積技術形成閘極絕緣層154，以便獲得所希望之厚度和材料組成物。之後，譬如多晶矽之閘極電極材料可以例如藉由低壓化學氣相沉積(LPCVD)技術來沉積，其中多晶矽材料之厚度可以根據對於裝置100之製程需求而選擇。也就是說，於複雜之應用中，可以選擇多晶矽材料的厚度(可因此決定最終獲得之閘極電極結構152之高度152H)，而使得於一方面可以達成閘極電極結構152之功能，另一方面鑑於在定義汲極和源極區151期間作用為有效的植入遮罩，從而達成充分的屏蔽效果以抑止摻雜劑引入於通道區155中。因此，於沉積具有所需厚度152H之電極材料後，執行複雜的微影技術和圖案化製程以便定義閘極電極結構152之側面尺寸。之後，可以形成汲極和源極區151之第一部分，例如，根據藉由離子植入之各自的偏移間隔件(未圖示)，其中，典型的情況是，當使用閘極電極結構152時(可能結合任何偏移間隔件)建立淺摻雜劑分佈，作為有效的植入遮罩。接著，間隔件結構156可以使用廣為接受之沉積和蝕刻技術形成，以獲得閘極電極結構152結合間隔件結構156之所希望的側面屏蔽效果。之後，用適當選擇之製程參數(譬如植入能量和劑量)執行植入製程103以將半導體層102內所需摻雜劑濃度定位於所希望之深度，同時該間隔件結構156定義摻雜劑濃度之側面分佈。再者，於植入製程103期間，可能必須避免摻雜劑物種滲入到實質位於閘極電極結構152下方之通道區155中，因為置於其中之任何額外的摻雜劑物種可能會明顯地改變最終所獲得的電晶體特性，例如，在臨限電壓、短通道效應之控制等方面。因此，選擇高度152H和閘極電極結構152而使得多晶矽部分153之植入阻擋能力足以實質地避免滲入閘極絕緣層154和位於下方之通道區155。於植入製程103後，可以執行適當設計之退火製程，以便活化於汲極和源極區151中之摻雜劑並亦再結晶(re-crystallize)於半導體層102中之植入引發的損害。
第1b圖示意地顯示於進一步先進製造階段中的半導體裝置100，其中金屬矽化物區157可以形成在汲極和源極區151中並亦於多晶矽電極部分153中。此外，間層介電材料之第一部分(例如以氮化矽層104之形式)係設置於第一和第二電晶體150A、150B之上。如前面之說明，於先進的半導體裝置中，緊密間隔之電路元件(譬如電晶體150A、150B)之間之間距105可以事先縮減至新的技術標準，此情況因此可能需要沉積製程之增強的填滿間隙能力用於形成間層介電材料，譬如氮化矽層104。結果，於形成金屬矽化物區157後(其可根據廣為接受之技術完成)，典型地執行PECVD製程以沉積氮化矽材料104，然而，其中由閘極電極結構152之距離105和高度152H所定義之適度高的縱橫比(aspect ratio)可能會造成不平整物(irregularity)，例如，以空隙104A的形式，該空隙104A可能由各自PECVD製程之非充分保形之沉積能力所引起。不平整物104A可能會因此於另外的間層介電材料(譬如二氧化矽材料)之另外沉積期間造成製程非一致性，並且在形成用於接觸之各自的開口以便連接電晶體150A、150B與將被形成於電晶體150A、150B之上之金屬化層時，亦可能會造成接觸故障。因為層104可以用作為蝕刻終止層，而且於複雜之應用上，亦可以用作為應變引發源，當氮化矽可用高內部壓縮和拉伸應變沉積時，鑑於增強之保形沉積行為而任意減少層104之層厚度可能較不如預期。
本揭示內容係關於可以避免或至少減少一個或多個上述問題之影響之各種方法和裝置。
下文提出本發明之簡單概述，以便提供本發明中某些態樣之基本了解。此概述並非本發明之廣泛的詳盡綜論。其無意用來識別本發明之關鍵或重要元件，或用來描繪本發明之範疇。其唯一的目是以簡化形式呈現某些概念作為稍後更詳細說明之引言。
一般而言，本文中所揭示之標的內容提供一種技術和各自的半導體裝置，於此半導體裝置中藉由在沉積間層介電材料之前減少閘極電極結構之高度，而使得即使在密集裝填裝置區域中，可以根據較不嚴苛的縱橫比完成間層介電材料的沉積。另一方面，可以維持閘極電極結構之所需的植入阻擋能力，直到任何高能量植入製程已經藉由提供具有適當初始高度之閘極電極結構而完成為止，該初始高度然後可以根據適當的製程技術而減少。結果，於沉積間層介電材料期間可獲得增強之製程一致性，同時仍然可以維持於定義深汲極和源極區期間所需之植入阻擋效應。
此處所揭示之一個例示方法包括在半導體層之上形成電晶體之閘極電極結構，其中該閘極電極結構包括形成在閘極絕緣層上之電極部分和形成在該電極部分上之植入阻擋部分。本方法復包括藉由使用閘極電極結構作為植入遮罩之離子植入而於半導體層中形成汲極和源極區，以實質上防止離子通過閘極電極結構而滲入至電晶體之通道區中。此外，本方法包括去除至少植入阻擋部分以暴露電極部分以及形成間層介電材料鄰接和位於該電極部分之上。
本文中所揭示之另一個例示方法包括在半導體層之上形成複數個閘極電極結構，其中各該複數個閘極電極結構具有初始高度。本方法復包括藉由使用複數個閘極電極結構作為植入遮罩之離子植入而於半導體層中形成汲極和源極區，其中以實質上防止離子滲入至半導體層中之方式而選擇初始高度。此外，本方法包括減少複數個閘極電極結構之初始高度以獲得減少之高度，並且根據該減少之高度形成間層介電材料鄰接和位於該複數個閘極電極結構之上。
本文中所揭示之一個例示半導體裝置包括形成在半導體層上之閘極電極結構，其中該閘極電極結構包括閘極絕緣層和形成在該閘極絕緣層上之電極部分。該電極部分具有對應於第一數量之高度。再者，該半導體裝置包括形成在該半導體層中並根據第二數量朝深度方向延伸之汲極和源極區，其中該汲極和源極區具有位於實質由閘極絕緣層所定義之高度之頂表面，以及其中該第一數量係少於該第二數量。
以下將說明本發明之各種例示實施例。為求簡明，本說明書並未說明實際實作之所有特徵。當然，應了解到，在開發任何此種實際實施例時，必須作出許多實作特定之決定，以便達到發明者的特定目標，譬如符合隨著實施例的不同而有所變化的與系統相關及與商業相關之限制條件。此外，應了解到，此種開發工作可能是複雜且耗時的，然而，對已從本發明的揭示事項獲益的熟悉此項技術的一般知識者而言，仍將只是一種例行工作。
現將參考附圖來說明本發明。各種結構、系統和裝置係示意地繪示於圖式中僅為了說明之目的，以便不會因為熟悉此項技術者所熟知之細節而模糊了本發明。不過，仍包含附圖來說明與解釋本發明之例示範例。應以熟悉相關技藝者所認定之意義來了解與解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。
一般而言，本揭示內容提供技術和各自的半導體裝置，該等半導體裝置中顯著的表面構形(surface topography)(尤其在先進半導體裝置之密集裝填的裝置區域中)在藉由減少閘極電極結構之高度而定義深汲極和源極區後可以減少，以減少在沉積適當的間層介電材料之後產生不平整物(譬如空隙)之可能性。也就是說，閘極電極結構可初始設有適當的高度以符合高能量植入製程的需求，其後可減少電極高度至適當用於間層介電材料(譬如蝕刻終止材料)之高保形沉積結果之程度，該間層介電材料可以經常設置為高受應力組構以便增強於裝置之通道區中的電荷載子移動率。於本文中所揭示之一些例示態樣中，可以藉由提供具有對應於最終閘極高度之高度或厚度之電極部分而獲得閘極電極結構之初始高度，以便符合在沉積間層介電材料期間的填滿間隙能力，同時可以藉由另一部分(亦稱之為植入阻擋部分)結合電極部分而獲得植入阻擋特性，該電極部分可以由與閘極電極結構之另外處理相容直到去除該植入阻擋部分為止之任何適當的材料組成。於本文中所揭示之其他例示實施例中，閘極電極材料可設有適合的初始高度用來有效地阻擋高能離子之滲透，並可在稍後階段中執行適當地減少初始高度，藉此有效地減少用於間層介電材料之後續沉積之表面幾何構形。又於其他的例示實施例中，可於閘極電極結構中設置中間材料層，該中間材料層可於減少高度期間用作為蝕刻終止或化學機械研磨(CMP)終止層，其中亦可根據該中間層而增強於閘極電極結構之圖案化期間之製程一致性。
因此，本文中所揭示之原理可以有利地應用於包含密集裝填的電路元件(譬如閘極電極結構)之複雜的半導體裝置，其中廣為接受之沉積技術之填滿間隙能力(例如有關於高受應力材料)會因為有效縱橫比之降低而可予以“擴展(extend)”。因此，這些廣為接受且有效之製程技術可以用於未來裝置世代，同時仍然保存與用來形成深汲極和源極區之製程技術高度的相容性。舉例而言，本文中所揭示之技術在包含具有閘極長度50nm及更少之閘極電極結構之半導體裝置的背景下係極為有利的，因為於此情況中，在密集裝填的裝置區域中的鄰接導線和閘極電極結構之間之間距可能是100nm及更少。
第2a圖示意地顯示於早期製造階段中的半導體裝置200之剖面圖。半導體裝置200可以包括基板201，該基板201可以表示用來形成於半導體裝置200之上之適當的載子材料(譬如矽層、矽/鍺層或任何其他適當的可包括複數種不同成分之半導體材料)。再者，結合了半導體層202之基板201可以表示塊體組構或SOI組構，如前面參照裝置100所說明者，同時於其他情況中，在某些裝置區域中，可提供塊體組構，而於其他裝置區域中，可以使用SOI狀組構以個別地增強裝置200之各種區域之效能。再者，半導體裝置200可以包括絕緣層254A，該絕緣層254A於稍後階段中(至少於一些裝置區域中)可以用作為閘極絕緣層。再者，可以提供閘極電極材料253A(譬如多晶矽材料)，該閘極電極材料253A可以依裝置需求而以預先摻雜的形式來提供。閘極電極材料253A可以具有厚度253H，該厚度於某些例示實施例中可以實質對應於仍待形成之閘極電極結構之所希望之最終高度。也就是說，高度253H可以表示結合了鄰近間隔開之電路元件之間之最小距離，可以定義相對於用來形成間層介電材料之沉積製程之填滿間隙能力為適當之縱橫比之高度。舉例而言，於某些例示實施例中，半導體層202可以形成於埋置之絕緣層(未圖示)上用以提供SOI狀組構，其中，與習知的策略相反，半導體層202之厚度可以大於高度253H，其中當汲極和源極區必須向下延伸至埋置之絕緣層時，閘極電極結構之植入阻擋能力相較於在SOI裝置中主動矽層之厚度可以要求較大的高度。
再者，於所示製造階段中，裝置200可以包括植入阻擋材料258A，該植入阻擋材料258A可以用任何適當的材料形式提供，譬如二氧化矽、氮化矽、氧氮化矽、或任何其他可以與其他處理(例如，有關高溫處理等)相容之適當的材料組成物。可以根據發生於另外製程期間之各自的最大植入能量並亦根據材料258A之終止能力而選擇植入阻擋材料258A的高度258H。例如，若適度密集之氮化矽材料可以用作為層258A，則整體高度(亦即，高度258H和253H之和)會由於氮化矽材料之增加之離子阻擋能力，而可較低於習知裝置中所要求的對應初始高度。應該了解到，用於層258A之適當的厚度可以藉由考慮所需的植入能量和植入物種而根據實驗資料和/或模擬來立刻決定。於是，對於所希望之最終高度253H，可以適當地選擇高度258H以避免層254A和半導體材料202於稍後製造階段中被摻雜劑物種不適當的滲透。
再者，如所示，半導體裝置200可以包括蝕刻遮罩206，譬如具有根據層258A和253A而適當用來定義閘極電極結構之側面尺寸之光阻遮罩(resist mask)。
可以根據下列製程來形成如第2a圖中所示之半導體裝置200。於形成各自的隔離結構(未圖示)後，可以藉由氧化作用和/或沉積和/或其他表面處理來形成絕緣層254A，接著沉積具有目標高度253H之電極材料253A。接著，可以藉由沉積具有目標高度253H之一個或多個適當的材料來形成材料258A，其中如前面所討論的，當層258A相較於電極材料253A(該電極材料253A可以多晶矽之形式提供)提供增加的離子阻擋能力時，甚至可以獲得相較於習知策略減少之高度。之後，可以根據複雜的微影技術形成蝕刻遮罩206,以及根據遮罩206執行蝕刻製程以圖案化層258A和253A。於一些例示實施例中，各自的圖案化製程可以包括第一蝕刻製程以轉移遮罩206之遮罩圖案至層258A中，同時使用材料253A作為有效的蝕刻終止以根據廣為接受之配方(recipe)來利用後續的進一步蝕刻用於圖案化材料253A，其中先前圖案化後的層258A可以作用為有效的蝕刻遮罩。因此，因為可以使用相似的蝕刻配方，至少於層253A之圖案化期間可以維持與習知技術高度的相容性，同時因為減少之厚度可能於各個個別蝕刻步驟期間必須被蝕刻，故可以額外地使用圖案化後的材料258A作為有效的硬遮罩，由此增強整體的製程一致性。
第2b圖示意地顯示於上述蝕刻順序後之半導體裝置200。因此，提供閘極電極結構252，各閘極電極結構252包含電極部分253和植入阻擋部分258，該電極部分253和該植入阻擋部分258共同定義初始高度252I。
第2c圖示意地顯示於進一步的先進製造階段中之半導體裝置200。如所示，電晶體元件250A、250B可以包括含有閘極絕緣層254之閘極電極結構252，其中可提供側壁間隔件結構256以定義深汲極和源極區251之側面補償，該深汲極和源極區251可於離子植入製程203期間形成。於植入製程203期間，閘極電極結構252可以有效地阻擋入射離子以便實質地避免於植入製程203期間使用之摻雜劑滲透通道區255，其中可以選擇初始高度252I以允許沉積之摻雜劑材料向下沉積至特定的厚度253D。也就是說，於一些例示實施中，如上述討論，可以選擇高度253H以符合用於間層介電材料之沉積製程的需求，同時可以選擇厚度258H結合使用於部分258之材料類型，而使得可以在電極部分253中獲得所希望之滲透深度253D。於其他的例示實施中，於植入製程203期間之滲透深度253D可以較不嚴苛，只要能夠實質上避免絕緣層254之損害和通道區255中之摻雜劑加入即可。
萬一在電極部分253中可能需要增加的摻雜劑濃度，當用於電極部分253之額外植入被認為適當時，則在部分258或該部分258之至少一部分被去除後於稍後階段中，可以執行具減少能量之額外的植入製程。於植入製程203後，可以執行退火製程，以便活化於汲極和源極區251中之摻雜劑並亦再結晶植入引發之損害。於其他例示實施例中，可以於稍後階段(亦即，於去除植入阻擋部分258後)執行退火製程。
第2d圖示意地顯示具有平坦化材料207之半導體裝置200，該材料207可以根據譬如聚合物材料、光阻材料等之任何適當的有機材料來提供。於此情況中，平坦化材料207可被沉積於高度非保形狀態，例如，藉由在低黏度狀態之旋轉塗佈(spin-coating)，接著藉由適當的處理(譬如熱處理、輻射處理等)，用來硬化材料207。結果，平坦化材料207可填滿(至少達到電晶體250A、250B之實質高度部分，亦即，至初始高度252I(第2b圖))密集裝填的電晶體250A、250B之間的任何間隙。
第2e圖示意地顯示於材料去除製程208期間之半導體裝置200，於一個例示實施例中，該材料去除製程208可以包括化學機械研磨(CMP)製程，於此製程中，平坦化材料207可以提供用來使其他的裝置區域(譬如電晶體250A、250B之間之空間)完整。於去除製程208期間，當施行為CMP製程時，表面部分係與漿料和研磨墊(未圖示)接觸，其中可調整製程參數，而使得可建立所希望之去除率。對於暴露於漿料和研磨墊之不同材料可以有不同之去除率，依於CMP製程之製程參數(譬如漿料之化學組成物、研磨墊與有關基板之相對速度、向下力、等等)而定。例如，可以選擇漿料和製程參數以獲得所希望之去除率用於可由相似材料組成之部分258和間隔件結構256之材料，同時平坦化材料之有效去除率較不嚴苛。因此，於去除製程期間，側壁間隔件結構256亦可以減少高度，藉此獲得實質平坦的幾何構形。可以藉由各自的端點偵測訊號控制去除製程208，如同一般在複雜的CMP技術中可獲得者，因為對於研磨動作之光學和/或機械反應可以在暴露電極部分253之後而改變。於其他的例示實施例中，去除製程208可以包括額外的蝕刻製程用來在已藉由CMP去除明顯的植入阻擋部分258之量後，再去除其殘餘的部分。於其他的例示實施例中，可以藉由蝕刻或結合初始蝕刻和後續CMP而完成去除，稍後將作更詳細之說明。
第2f圖示意地顯示於去除製程208後之半導體裝置200，由此暴露電極部分253並亦獲得實質平坦的表面構形。再者，可以暴露半導體裝置200於蝕刻環境209用來去除殘餘的平坦化材料207，可根據廣為接受之電漿輔助蝕刻製程來完成去除該殘餘的平坦化材料207，而不會過度地損害暴露之電極部分253。於其他的例示實施例中，若進一步增強之摻雜劑濃度在閘極電極結構252中被認為是適當的，則在去除平坦化材料207之前，可以執行進一步之植入製程以適當地定位摻雜劑物種於暴露之電極部分253中。當可能不希望有額外的摻雜劑濃度時，在去除平坦化材料207之前執行對應之植入製程可以得到汲極和源極區的高度完整性。於其他情況中，若需要的話，於去除材料207後可以執行各自的植入製程，因為典型地電極部分253之高度和因此使用之植入能量可以少於汲極和源極區251之最大擴展，藉此定位具有對應於在先前定義之汲極和源極區251內的電極部分253之高度之滲透深度之各自額外的摻雜劑濃度。
第2g圖示意地顯示於進一步的先進製造階段中之半導體裝置200。如所示，金屬矽化物區257可以形成在汲極和源極區251中和閘極電極結構252中，該閘極電極結構252現在實質由電極部分253組成。於去除平坦化材料207和各自的清洗製程後，可根據廣為接受之技術形成金屬矽化物區257。再者，於形成金屬矽化物區257之前，可以執行各自的退火製程，其中，如前面所討論的，可以視需要地已經執行低能量植入製程。於一些例示實施例中，如顯示於第2g圖之半導體裝置200，除了於矽化作用製程期間各自修正之體積外，可包括具有實質對應於高度253H之最終高度之閘極電極結構252。同樣情況，汲極和源極區251可以依據數量251D從實質由閘極絕緣層254所定義之高度延伸入半導體層202之深度，該數量251D可以大於高度253H之數量。於是，由高度253H和電晶體元件250A、250B之間之距離205所定義之縱橫比對於後續的間層介電材料之沉積可以較不嚴苛，如上所討論者。
第2h圖示意地顯示於進一步的先進製造階段中之半導體裝置200。於所示實施例中，裝置可以包括間層介電材料210，該間層介電材料210可以包含由例如氮化矽、碳化矽、含氮碳化矽等組成之蝕刻終止層204。如前面所說明的，於一些情況中，亦可作用為蝕刻終止層之層204可以呈現出高內部應力程度以便增強電晶體元件250A、250B之效能。再者，介電材料210可以包括介電材料209，譬如二氧化矽等。由於縱橫比的減小，可以根據較不嚴苛之表面狀況執行層204和209之沉積，由此降低產生不平整物(譬如第1b圖中之空隙104A)之可能性，並且在提供適當之間層介電材料(例如於高受應力狀態)於各自的電晶體(譬如，電晶體元件250A、250B)之上能有高度的彈性，即使定位於密集裝填的裝置區域亦是如此。
第2i圖示意地顯示依照另一例示實施例之半導體裝置200，其中閘極電極結構252可以包括具有高度253H之電極部分253，該高度253H於植入製程203期間提供所希望之離子阻擋能力。也就是說，可以根據廣為接受之習知策略提供電極部分253，藉此於相對於習知技術而圖案化閘極電極結構252的期間提供高度之相容性。
第2j圖示意地顯示在另一先進製造階段中之半導體裝置200，其中可提供平坦化材料207並且裝置200可以經受去除製程208，如前面所討論者。去除製程208可以被執行為時間控制製程，由此能夠去除閘極電極部分253之所希望之部分，以便適當地減小縱橫比，如先前所討論者。
第2k圖示意地顯示於去除製程208與平坦化材料207之去除後之半導體裝置200。然後可繼續進一步之處理，例如，藉由根據減小之縱橫比形成金屬矽化物區257和沉積間層介電材料210(參看第2h圖)。
第21圖示意地顯示依照另一例示實施例於製造階段中之半導體裝置200，其中可提供平坦化材料207並可於選擇性蝕刻製程211期間使用該平坦化材料207作為蝕刻遮罩以從間隔件結構256選擇性地去除材料，由此獲得減少之高度256R。可以根據任何適當選擇之蝕刻配方(譬如濕化學配方，其很容易獲得，例如氮化矽，其可以選擇性地蝕刻矽材料)而執行蝕刻製程211。以此種方式，可用良好控制之方式來調整減少之高度256R以便調整閘極電極結構252之所希望的最後高度。也就是說，於後續的去除製程(譬如製程208)中，減少之間隔件結構256可以作用為CMP終止材料以獲得增強之製程一致性，並因此得到橫越基板201之閘極電極高度。對於此目的，可以使用高選擇性的CMP製程，其中可以適當地選擇漿料和研磨參數以獲得閘極電極結構252之多晶矽材料之增加的去除率，同時間隔件材料可以具有顯著減少之研磨率。
參照第3a至3g圖，現將說明另外的例示實施例，於該實施例中，初始的閘極電極結構可以具有中間層併入其中，該中間層可用來增強去除製程以及圖案化製程之可控制性。
第3a圖示意地顯示包含具有半導體層302形成於其上之基板301之半導體裝置300。再者，絕緣層354A可形成在半導體層302上，接著是閘極電極材料353A。關於這些組件，採用與前面參照半導體裝置200之說明相同的準則。再者，相較於電極材料353A可以具有不同材料成分之中間材料層358，依照所使用之材料類型而定，可以提供適當的厚度，例如數奈米(nm)至約10至20奈米。舉例而言，中間層358可以由氮化矽、二氧化矽、氧氮化矽、碳化矽等組成。再者，可以提供額外的植入阻擋層353B，其中，於一個例示實施例中，材料353B可以實質地對應於材料353A。於此情況中，可以獲得與習知技術高度的製程相容性，因為各自的圖案化製程可以“看到”與習知的閘極圖案化方案實質相同的材料。於其他的情況中，對於層353B可以使用任何其他適當的材料。
如上所述，可以根據廣為接受之技術形成如第3a圖中所示之半導體裝置300，其中可以根據氧化作用、沉積等形成中間層358。例如，可以中斷用來形成層353A之LPCVD製程，或者可以改變該製程之環境以於原位(in situ )形成該層358，之後可以繼續進一步沉積電極材料以提供部分353B。然而，於其他情況中亦可應用使用分離的處理室之其他技術。
第3b圖示意地顯示於第一蝕刻製程311期間之裝置，該第一蝕刻製程311係根據譬如光阻遮罩等之蝕刻遮罩306來執行，以便蝕穿層353B，當材料353B被提供為多晶矽材料時，該第一蝕刻製程311可根據廣為接受之技術來完成，如上所討論者。於此情況中，中間層358可被使用為有效的蝕刻終止層(例如，由二氧化矽組成)，由此獲得製程311之高度的可控制性。之後，可以改變蝕刻化學物以有效地蝕穿中間層358之暴露部分，對於該中間層358可利用高度選擇性的蝕刻配方。之後，可繼續蝕刻製程311，例如，於去除遮罩306或另外使用遮罩306時，其中先前圖案化後之部分353B亦可作用為有效的蝕刻遮罩。
第3c圖示意地顯示於進一步的先進製造階段中之半導體裝置300，其中可提供電晶體350A、350B，該電晶體350A、350B包含由形成在閘極絕緣層354上之部分353B、中間層358、和電極部分353所組成之閘極電極結構352。再者，間隔件結構356可形成在閘極電極結構352之側壁上，而汲極和源極區351可以形成在半導體層302中。再者，於此製造階段中，可以提供平坦化材料307以實質填滿電晶體350A、350B之間之空間，如亦參照半導體裝置200所說明者。根據閘極電極結構352用來形成電晶體350A、350B之各自的製程可以包含與上述討論實質相同的製程技術。
第3d圖示意地顯示於去除製程308期間之半導體裝置300，該製程308可以包括可執行為選擇性的研磨製程之CMP製程，其中中間層358可以作用為有效的CMP終止層。因此，於去除製程308後之閘極電極結構352之高度可以藉由中間層358之垂直位置而實質決定，該中間層358之垂直位置可由第3a圖中所說明之沉積順序而予以有效定義。於暴露中間層358後，可繼續CMP製程一段預定的過度研磨(over-polish)時間，由此最終暴露出電極部分353。之後，可藉由如上述去除平坦化材料307和完成電晶體結構而繼續處理。接著，可根據減少之縱橫比而沉積間層介電材料。
第3e圖示意地顯示依照又另一例示實施例之半導體裝置300，其中可根據蝕刻環境而執行去除製程308A，以選擇性地對中間層358去除部分353B之材料，然後該中間層358可作用為蝕刻終止層。於蝕刻製程308A期間，取決於所使用之蝕刻化學，亦可去除間隔件結構356之材料。於其他情況中，若於蝕刻製程308期間材料去除之程度可能被視為不適當，則在蝕刻製程308A之前或之後可以選擇性地蝕刻間隔件結構356。於蝕刻製程308A期間於去除植入阻擋部分353B後，可根據任何適當的蝕刻配方而去除殘餘的中間層358，並且之後可以繼續進一步之製程，如上所述。
第3f圖示意地顯示依照又另一例示實施例之半導體裝置300，其中可根據CMP製程而執行去除製程308，於該去除製程308期間可根據時間控制策略而去除部分353B之實質部位。因此，於此情況中，可以有效地使用非選擇性的CMP技術。
第3g圖示意地顯示當經受進一步之蝕刻步驟時之半導體裝置300，其中可根據中間層358以高度可控制之方式去除殘餘物353R(第3f圖)。因此，於此情況中，可達成增強之製程一致性，同時不需要複雜的CMP製程技術。之後，可如上述繼續進一步之製程，並亦可根據減少之縱橫比而形成間層介電材料。而且，於此情況中，若需要的話，可藉由任何適當的蝕刻配方減少側壁間隔件356，並且可以如上述以高度控制之方式去除暴露層358。
結果，本文中揭示之原理提供技術和半導體裝置，於此裝置中，在根據植入技術形成深汲極和源極區後可以減少閘極電極結構之高度，以獲得閘極電極結構所希望之屏蔽效應，同時於形成間層介電材料期間於密集裝填的裝置中提供減少之縱橫比。如此一來，任何所希望之閘極電極高度可以被使用為最終閘極電極高度，該最終閘極電極高度可以小於汲極和源極區之最大垂直擴展，由此明顯地減輕對於用於形成間層介電材料(譬如高度受應力之接觸蝕刻終止層等)之沉積製程之限制。對於此目的，可以根據適當厚的電極材料結合植入阻擋材料而初始地圖案化閘極電極結構，於某些例示實施例中，該植入阻擋材料可以由不同的材料組成，而於其他的例示實施例中，閘極電極材料(可能結合中間層)亦可被使用為有效的植入阻擋物種。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助本文中之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，在此所示之架構或設計細節並非意欲限制，除了以下附加之申請專利範圍所敘述者之外。因此，很明顯的是，可在本發明之精神和範疇內改變或修改以上所揭示之特定實施例及所思及之所有此等變化。由此，本發明所要求保護者係如附加之申請專利範圍所提出者。
100．．．半導體裝置
101．．．基板
102．．．半導體層
103．．．植入製程
104．．．氮化矽層
104A．．．空隙
105．．．距離
150A、150B．．．電晶體
151．．．汲極和源極區
152．．．閘極電極結構
152H．．．高度
153．．．電極部分、多晶矽部分
154．．．閘極絕緣層
155．．．通道區
156．．．側壁間隔件結構
157．．．金屬矽化物區
200．．．半導體裝置
201．．．基板
202．．．半導體層
203．．．離子植入製程
204．．．蝕刻終止層
205．．．距離
206．．．遮罩
207．．．平坦化材料
208．．．去除製程
209．．．蝕刻環境、介電材料、層
210．．．間層介電材料
211．．．選擇性蝕刻製程
250A、250B．．．電晶體元件
251．．．汲極和源極區
251D．．．數量
252．．．閘極電極結構
252I．．．高度
2521．．．初始高度
253．．．電極部分
253A．．．閘極電極材料、層
253D．．．厚度、深度
253H．．．厚度、高度
254．．．閘極絕緣層
254A．．．絕緣層
255．．．通道區
256．．．側壁間隔件結構
256R．．．高度
257．．．金屬矽化物區
258．．．植入阻擋部分
258A．．．阻擋材料、層
258H．．．高度、厚度
300．．．半導體裝置
301．．．基板
302．．．半導體層
306．．．遮罩
307．．．平坦化材料
308．．．去除製程
308A．．．去除製程、蝕刻製程
311．．．蝕刻製程
350A、350B．．．電晶體
351．．．汲極和源極區
352．．．閘極電極結構
353．．．電極部分
353A．．．閘極電極材料
353B．．．植入阻擋層、材料
353R．．．殘餘物
354．．．閘極絕緣層
354A．．．絕緣層
356．．．側壁間隔件、間隔件結構
358．．．中間材料層、中間層
藉由參照以上說明結合隨附圖式可以了解本發明，其中相同之元件符號識別相似之元件，且其中：
第1a至1b圖示意地顯示依照習知的裝置策略形成之包含密集裝填的電晶體元件之半導體裝置之剖面圖，該習知的裝置策略可能在間層介電材料中造成不平整物；
第2a至2h圖示意地顯示根據例示之實施例於各種製造階段期間的半導體裝置之剖面圖，其中閘極電極之高度係藉由植入阻擋部分和電極部分被初始定義以提供所希望之植入阻擋能力，並後續地減少該初始高度；
第2i至2k圖示意地顯示根據另外例示之實施例的半導體裝置之剖面圖，其中可以根據植入阻擋能力選擇閘極電極材料之高度，且該高度後續可被減少以於形成間層介電材料期間提供適當的縱橫比；
第21圖示意地顯示根據又另外例示之實施例如第2i圖所示之半導體裝置之剖面圖，其中可執行額外的蝕刻步驟以增強用來減少該初始電極高度之去除製程之可控制性；
第3a至3d圖示意地顯示根據又另外例示之實施例的半導體裝置之剖面圖，該半導體裝置包含具有中間層之閘極電極結構用來於形成間層介電材料之前增強去除製程；
第3e圖示意地顯示根據另外例示之實施例包含中間層之半導體裝置之剖面圖，其中閘極電極之高度可以藉由蝕刻製程減少；以及
第3f至3g圖示意地顯示根據又另外例示之實施例的半導體裝置之剖面圖，該半導體裝置包括於閘極電極結構中之中間層，其中用於減少電極高度之材料去除可包含研磨製程和蝕刻製程。
雖然本發明係容許作各種之修飾和替代形式，但已在此藉由圖式中之範例顯示及詳細說明本發明之特定實施例。然而，應暸解到本文中特定實施例之圖式及詳細說明並不欲用來限制本發明為所揭示之特定形式，反之，本發明將涵蓋所有落於如所附申請專利範圍內所界定之本發明之精神和範圍內之修飾、等效和替代內容。
200．．．半導體裝置
201．．．基板
202．．．半導體層
204．．．蝕刻終止層
209．．．蝕刻環境、介電材料、層
210．．．間層介電材料
250A、250B．．．電晶體元件
251．．．汲極和源極區
255．．．通道區
257．．．金屬矽化物區

Claims (19)

  1. 一種形成積體電路之方法，包括：形成電晶體之閘極電極結構於半導體層之上方，該閘極電極結構包括形成在閘極絕緣層上之電極部分和形成在該電極部分上之植入阻擋部分；藉由使用該閘極電極結構作為植入遮罩之離子植入而於該半導體層中形成汲極和源極區，以實質防止離子滲入至該電晶體之通道區中，其中，該汲極和源極區朝深度方向延伸第二數量；去除至少該植入阻擋部分以暴露該電極部分，其中，該暴露電極部分具有對應第一數量之高度，且該第一數量係少於該第二數量；以及形成間層介電材料鄰接且位於該電極部分上方。
  2. 如申請專利範圍第1項之方法，其中，去除至少該植入阻擋部分包括執行研磨製程。
  3. 如申請專利範圍第2項之方法，復包括於執行該研磨製程之前，先沉積平坦化材料。
  4. 如申請專利範圍第1項之方法，復包括於該電極部分中形成金屬矽化物區。
  5. 如申請專利範圍第1項之方法，其中，形成該閘極電極結構包括形成閘極絕緣層，以及於該閘極絕緣層上之電極材料，並形成至少一種其他材料層於該電極材料上，該至少一種其他材料層由不同於該電極材料之材料組成。
  6. 如申請專利範圍第5項之方法，其中，該至少一種其他材料層為該閘極電極結構之頂層。
  7. 如申請專利範圍第5項之方法，其中，該至少一種其他材料層為中間層並接著一層或多層之附加層。
  8. 如申請專利範圍第7項之方法，其中，該一層或多層之附加層係由實質對應於該電極材料之材料組成。
  9. 如申請專利範圍第6項之方法，其中，形成該閘極電極結構包括藉由第一蝕刻製程而圖案化該植入阻擋部分，以及於第二蝕刻製程期間使用該圖案化之該植入阻擋部分作為蝕刻遮罩用來圖案化該電極部分。
  10. 如申請專利範圍第8項之方法，其中，形成該閘極電極結構包括執行第一蝕刻步驟用來蝕穿該植入阻擋部分，而使用該中間層作為蝕刻終止層並執行第二蝕刻步驟用來蝕穿該電極部分。
  11. 如申請專利範圍第1項之方法，其中，去除該植入阻擋部分包括執行蝕刻製程。
  12. 一種形成積體電路之方法，包括：在半導體層之上形成複數個閘極電極結構，各該複數個閘極電極結構具有初始高度；藉由使用該複數個閘極電極結構作為植入遮罩之離子植入而於該半導體層中形成汲極和源極區，該初始高度係經過選擇以實質防止離子滲入該半導體層中，其中，該汲極和源極區朝深度方向延伸第二數量；沉積平坦化材料於該複數個閘極電極結構之間的 任何間隙，其中，該平坦化材料沉積後的高度至少達到該初始高度；執行去除製程以減少該平坦化材料及該複數個閘極電極結構之該初始高度，使殘餘的該平坦化材料與該閘極電極結構之表面齊平後以獲得對應第一數量之減少高度，其中，該第一數量係少於該第二數量；去除殘餘的該平坦化材料；以及形成間層介電材料鄰接且位於具有該減少之高度的該複數個閘極電極結構上方。
  13. 如申請專利範圍第12項之方法，其中，執行該去除製程包括化學機械研磨製程。
  14. 如申請專利範圍第12項之方法，其中，執行該去除製程包括執行蝕刻製程。
  15. 如申請專利範圍第12項之方法，其中，形成該複數個閘電極結構包括形成電極材料於閘極絕緣層上，以及形成至少一種材料層於該電極材料上，該電極材料和該至少一種材料層定義該初始高度。
  16. 如申請專利範圍第15項之方法，其中，該至少一種材料層係提供為單一材料層。
  17. 如申請專利範圍第15項之方法，其中，形成該至少一種材料層包括形成中間層並在該中間層上形成至少一層阻擋層，該中間層和該至少一層阻擋層具有不同的材料成分。
  18. 一種半導體裝置，包括： 形成在半導體層之上的閘極電極結構，該閘極電極結構包括閘極絕緣層和形成在該閘極絕緣層上之電極部分，該電極部分具有對應於第一數量之高度；以及形成在該半導體層中並朝深度方向延伸第二數量之汲極和源極區，該汲極和源極區具有於實質由該閘極絕緣層所定義之高度之頂表面，該第一數量少於該第二數量。
  19. 如申請專利範圍第18項之半導體裝置，其中，該閘極電極結構之長度約50nm或更少。
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