JP2000031475A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000031475A JP2000031475A JP10195762A JP19576298A JP2000031475A JP 2000031475 A JP2000031475 A JP 2000031475A JP 10195762 A JP10195762 A JP 10195762A JP 19576298 A JP19576298 A JP 19576298A JP 2000031475 A JP2000031475 A JP 2000031475A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- ions
- silicon film
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 59
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 50
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims 1
- -1 silicon ions Chemical class 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000002265 prevention Effects 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
Abstract
(57)【要約】
【課題】 ゲート電極をマスクとして不純物層を形成す
るための傾斜イオン注入においても、傾斜イオンによる
チャネル領域への粒界すり抜けを防止でき、安定した特
性を有するトランジスタを得る。 【解決手段】 ゲート電極１６が半導体基板１表面上に
ゲート絶縁膜２を介して下層膜１５ａと上層膜１５ｂの
２層膜構造とからなり、下層膜１５ａの膜厚を該下層膜
１５ａの側壁に注入されたイオンの該膜中での膜厚方向
の飛程よりも大きくしたものである。
るための傾斜イオン注入においても、傾斜イオンによる
チャネル領域への粒界すり抜けを防止でき、安定した特
性を有するトランジスタを得る。 【解決手段】 ゲート電極１６が半導体基板１表面上に
ゲート絶縁膜２を介して下層膜１５ａと上層膜１５ｂの
２層膜構造とからなり、下層膜１５ａの膜厚を該下層膜
１５ａの側壁に注入されたイオンの該膜中での膜厚方向
の飛程よりも大きくしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタ等のゲート電極の構造およびその製造方法に関する
ものである。
スタ等のゲート電極の構造およびその製造方法に関する
ものである。
【０００２】
【従来の技術】従来よりＭＯＳ型トランジスタにおける
ゲート電極には、一般に多結晶シリコンが用いられてき
た。しかし、このようなゲート電極をマスクに不純物拡
散層を形成するためのイオン注入を行うと、注入イオン
がゲート電極、すなわち多結晶シリコン中の粒界をすり
抜けてトランジスタのチャネル領域にまで達してしまい
所望のトランジスタ特性が得られないという問題点があ
った。そこで、これを解決するためにさまざまな方法が
提案されている。
ゲート電極には、一般に多結晶シリコンが用いられてき
た。しかし、このようなゲート電極をマスクに不純物拡
散層を形成するためのイオン注入を行うと、注入イオン
がゲート電極、すなわち多結晶シリコン中の粒界をすり
抜けてトランジスタのチャネル領域にまで達してしまい
所望のトランジスタ特性が得られないという問題点があ
った。そこで、これを解決するためにさまざまな方法が
提案されている。
【０００３】図９は、例えば、特開平2-298074号公報に
示されているＭＯＳ型トランジスタを示す構造断面図で
ある。図において、１は半導体基板、２はゲート酸化
膜、３は第１の多結晶シリコン、４は第２の多結晶シリ
コン、５はゲート電極、６はソース領域、７はドレイン
領域、８はチャネル領域である。図９に示すように、こ
のＭＯＳ型トランジスタは、ゲート電極５が結晶粒径の
異なる第１の多結晶シリコン膜３と第２の多結晶シリコ
ン膜４からなる多層膜構造になっている。したがって、
このゲート電極をマスクにソース／ドレイン領域６、７
を形成するためのイオン注入を行っても、注入イオンか
ら見たゲート電極の粒界密度が多層膜構造にすることに
よって見かけ上増加するため、ゲート電極中でのイオン
の粒界すり抜けが抑制され、チャネル領域８にまでこの
イオンが達することが防止される。
示されているＭＯＳ型トランジスタを示す構造断面図で
ある。図において、１は半導体基板、２はゲート酸化
膜、３は第１の多結晶シリコン、４は第２の多結晶シリ
コン、５はゲート電極、６はソース領域、７はドレイン
領域、８はチャネル領域である。図９に示すように、こ
のＭＯＳ型トランジスタは、ゲート電極５が結晶粒径の
異なる第１の多結晶シリコン膜３と第２の多結晶シリコ
ン膜４からなる多層膜構造になっている。したがって、
このゲート電極をマスクにソース／ドレイン領域６、７
を形成するためのイオン注入を行っても、注入イオンか
ら見たゲート電極の粒界密度が多層膜構造にすることに
よって見かけ上増加するため、ゲート電極中でのイオン
の粒界すり抜けが抑制され、チャネル領域８にまでこの
イオンが達することが防止される。
【０００４】
【発明が解決しようとする課題】上記のような従来のゲ
ート電極構造にあっては、多層膜構造における各層の膜
厚、特に、下層膜である第１の多結晶シリコン膜３の膜
厚やその結晶粒径などが正確に制御されていなかったの
で、例えば、このゲート電極をマスクとして、ゲートオ
ーバーラップＬＤＤ構造における浅い不純物拡散層を形
成する際に必要となる深い角度の傾斜イオン注入をする
場合において、図１０に示すように、第１の多結晶シリ
コン膜３の側壁に直接注入されるイオン９ａなどが存在
し、このイオンが多結晶シリコン膜３中を粒界すり抜け
しチャネル領域にまで達する可能性がある。チャネル領
域に達したイオンはチャネル領域に不純物１０を形成
し、この不純物１０は、ゲート電極の電位をオフ状態に
した際に、ソース領域からドレイン領域に流れる電流の
電流パスとなり、オフリーク電流の原因となる。このオ
フリーク電流は、メモリセルに蓄えられた情報を消去し
たり、消費電力を増大させるなど、トランジスタの特性
を著しく劣化させる。
ート電極構造にあっては、多層膜構造における各層の膜
厚、特に、下層膜である第１の多結晶シリコン膜３の膜
厚やその結晶粒径などが正確に制御されていなかったの
で、例えば、このゲート電極をマスクとして、ゲートオ
ーバーラップＬＤＤ構造における浅い不純物拡散層を形
成する際に必要となる深い角度の傾斜イオン注入をする
場合において、図１０に示すように、第１の多結晶シリ
コン膜３の側壁に直接注入されるイオン９ａなどが存在
し、このイオンが多結晶シリコン膜３中を粒界すり抜け
しチャネル領域にまで達する可能性がある。チャネル領
域に達したイオンはチャネル領域に不純物１０を形成
し、この不純物１０は、ゲート電極の電位をオフ状態に
した際に、ソース領域からドレイン領域に流れる電流の
電流パスとなり、オフリーク電流の原因となる。このオ
フリーク電流は、メモリセルに蓄えられた情報を消去し
たり、消費電力を増大させるなど、トランジスタの特性
を著しく劣化させる。
【０００５】この発明は、上記のような課題を解決する
ためになされたもので、第１の目的は、深い角度の傾斜
イオン注入においても、傾斜イオンによるチャネル領域
への粒界すり抜けを防止する多層膜構造のゲート電極を
有する半導体装置を得るものである。また、第２の目的
は、傾斜イオン注入によるチャネル領域への粒界すり抜
けを防止するとともに、ゲート電極の抵抗値を低減した
多層膜構造のゲート電極を有する半導体装置を得るもの
である。
ためになされたもので、第１の目的は、深い角度の傾斜
イオン注入においても、傾斜イオンによるチャネル領域
への粒界すり抜けを防止する多層膜構造のゲート電極を
有する半導体装置を得るものである。また、第２の目的
は、傾斜イオン注入によるチャネル領域への粒界すり抜
けを防止するとともに、ゲート電極の抵抗値を低減した
多層膜構造のゲート電極を有する半導体装置を得るもの
である。
【０００６】また、第３の目的は、深い角度の傾斜イオ
ン注入においても、傾斜イオンによるチャネル領域への
粒界すり抜けを防止する多層膜構造を有する半導体装置
を製造する方法を得るものである。また、さらに、第４
の目的は、傾斜イオン注入によるチャネル領域への粒界
すり抜けを防止しつつ、ゲート電極の抵抗値を低減した
多層構造のゲート電極を有する半導体装置を製造する方
法を得るものである。
ン注入においても、傾斜イオンによるチャネル領域への
粒界すり抜けを防止する多層膜構造を有する半導体装置
を製造する方法を得るものである。また、さらに、第４
の目的は、傾斜イオン注入によるチャネル領域への粒界
すり抜けを防止しつつ、ゲート電極の抵抗値を低減した
多層構造のゲート電極を有する半導体装置を製造する方
法を得るものである。
【０００７】
【課題を解決するための手段】半導体基板と半導体基板
表面上にゲート絶縁膜を介して形成された多層膜からな
るゲート電極とゲート電極をマスクに傾斜イオン注入法
によって前記半導体基板表面に形成された一対の不純物
拡散層とを備え、多層膜の最下層膜の膜厚を傾斜イオン
注入時にその側壁に注入されるイオンの最下層膜中での
膜厚方向の飛程よりも大きくしたものである。
表面上にゲート絶縁膜を介して形成された多層膜からな
るゲート電極とゲート電極をマスクに傾斜イオン注入法
によって前記半導体基板表面に形成された一対の不純物
拡散層とを備え、多層膜の最下層膜の膜厚を傾斜イオン
注入時にその側壁に注入されるイオンの最下層膜中での
膜厚方向の飛程よりも大きくしたものである。
【０００８】また、さらに、ゲート電極を非晶質シリコ
ンからなる下層膜と多結晶シリコン膜からなる上層膜と
の２層膜構造としたものである。
ンからなる下層膜と多結晶シリコン膜からなる上層膜と
の２層膜構造としたものである。
【０００９】さらに、上層膜が第１の上層膜とこの上層
膜の側壁を挟むようにして配設された第２の上層膜とか
らなるようにしたものである。
膜の側壁を挟むようにして配設された第２の上層膜とか
らなるようにしたものである。
【００１０】また、半導体基板表面上にゲート絶縁膜を
介して多層膜からなるゲート電極を形成する工程とゲー
ト電極をマスクに傾斜イオン注入法によって半導体基板
に一対の不純物拡散層を形成する工程とを備え、多層膜
の最下層膜は、その膜厚が傾斜イオン注入時に最下層膜
の側壁に注入されるイオンの最下層膜中での膜厚方向の
飛程よりも大きくなるようにしたものである。
介して多層膜からなるゲート電極を形成する工程とゲー
ト電極をマスクに傾斜イオン注入法によって半導体基板
に一対の不純物拡散層を形成する工程とを備え、多層膜
の最下層膜は、その膜厚が傾斜イオン注入時に最下層膜
の側壁に注入されるイオンの最下層膜中での膜厚方向の
飛程よりも大きくなるようにしたものである。
【００１１】また、さらに、半導体基板上に非晶質シリ
コン膜からなる下層膜を形成する工程と下層膜上に多結
晶シリコン膜からなる上層膜を形成する工程とを含むよ
うにしたものである。
コン膜からなる下層膜を形成する工程と下層膜上に多結
晶シリコン膜からなる上層膜を形成する工程とを含むよ
うにしたものである。
【００１２】さらに、非晶質シリコン膜からなる下層膜
が、多結晶シリコン膜に酸素又はシリコンをイオン注入
することによって形成されたものである。
が、多結晶シリコン膜に酸素又はシリコンをイオン注入
することによって形成されたものである。
【００１３】
【発明の実施の形態】実施の形態１．図１は実施の形態
１である２層膜構造のゲート電極からなるゲートオーバ
ーラップＬＤＤ構造のＭＯＳ型トランジスタを示す浅い
ソース／ドレイン領域形成直後の構造断面図である。図
において、１は半導体基板、２はゲート酸化膜、６は浅
いソース領域、７は浅いドレイン領域、８はチャネル領
域、１５ａは非晶質シリコン膜、１５ｂは多結晶シリコ
ン膜、１７ａは非晶質シリコン膜１５ａの結晶粒、１８
は多結晶シリコン膜１５ｂの結晶粒である。
１である２層膜構造のゲート電極からなるゲートオーバ
ーラップＬＤＤ構造のＭＯＳ型トランジスタを示す浅い
ソース／ドレイン領域形成直後の構造断面図である。図
において、１は半導体基板、２はゲート酸化膜、６は浅
いソース領域、７は浅いドレイン領域、８はチャネル領
域、１５ａは非晶質シリコン膜、１５ｂは多結晶シリコ
ン膜、１７ａは非晶質シリコン膜１５ａの結晶粒、１８
は多結晶シリコン膜１５ｂの結晶粒である。
【００１４】このＭＯＳ型トランジスタのゲート電極
は、ゲート酸化膜２を介して、下層膜として非晶質シリ
コン膜１５ａと上層膜として多結晶シリコン膜１５ｂか
らなる２層膜構造を有しており、さらに、図中Ｔで示さ
れる非晶質シリコン膜１５ａの膜厚が、このゲート電極
をマスクにソース／ドレイン領域６、７を形成するため
の傾斜イオン注入を行った際に非晶質シリコン膜１５ａ
の側壁に注入されるイオンの該膜中での飛程よりも大き
くなっている。図１を参照して、このような本実施の形
態のゲート電極構造によれば、非晶質シリコン膜１５ａ
の図中Ｔで示される膜厚が、浅いソース／ドレイン領域
６、７をこのゲート電極をマスクとして深い角度の傾斜
イオン注入によって形成する際に、この非晶質シリコン
膜１５ａの側壁に注入された傾斜イオンの非晶質シリコ
ン膜１５ａ中での膜厚方向における飛程よりも大きくな
るようにしているので、この傾斜イオンによるチャネル
領域８への粒界すり抜けが防止できる。ここで、飛程と
は、イオンが膜中を進行する平均距離をいい、連続的に
注入されたイオンによる注入イオン分布は、飛程を中心
としたほぼガウス分布をなす。なお、多結晶シリコン膜
１５ｂの結晶粒径は、非晶質シリコン膜１５ａの結晶粒
径と比較して、ゲート電極の抵抗を低くするため、でき
るだけ大きなものにしておくことが好ましい。
は、ゲート酸化膜２を介して、下層膜として非晶質シリ
コン膜１５ａと上層膜として多結晶シリコン膜１５ｂか
らなる２層膜構造を有しており、さらに、図中Ｔで示さ
れる非晶質シリコン膜１５ａの膜厚が、このゲート電極
をマスクにソース／ドレイン領域６、７を形成するため
の傾斜イオン注入を行った際に非晶質シリコン膜１５ａ
の側壁に注入されるイオンの該膜中での飛程よりも大き
くなっている。図１を参照して、このような本実施の形
態のゲート電極構造によれば、非晶質シリコン膜１５ａ
の図中Ｔで示される膜厚が、浅いソース／ドレイン領域
６、７をこのゲート電極をマスクとして深い角度の傾斜
イオン注入によって形成する際に、この非晶質シリコン
膜１５ａの側壁に注入された傾斜イオンの非晶質シリコ
ン膜１５ａ中での膜厚方向における飛程よりも大きくな
るようにしているので、この傾斜イオンによるチャネル
領域８への粒界すり抜けが防止できる。ここで、飛程と
は、イオンが膜中を進行する平均距離をいい、連続的に
注入されたイオンによる注入イオン分布は、飛程を中心
としたほぼガウス分布をなす。なお、多結晶シリコン膜
１５ｂの結晶粒径は、非晶質シリコン膜１５ａの結晶粒
径と比較して、ゲート電極の抵抗を低くするため、でき
るだけ大きなものにしておくことが好ましい。
【００１５】以下、これをさらに詳細に説明する。図２
は、図１においてゲート電極１６をマスクに深い角度の
傾斜イオン注入によって浅いソース／ドレイン領域を形
成する際の下層膜である非晶質シリコン膜１５ａの側壁
に注入される傾斜イオンの膜中での飛程を概念的に示し
た該部分の拡大構造断面図である。図２において、９ａ
〜９ｃは非晶質シリコン膜１５ａの側壁の各位置に連続
的に入射する傾斜イオンである。
は、図１においてゲート電極１６をマスクに深い角度の
傾斜イオン注入によって浅いソース／ドレイン領域を形
成する際の下層膜である非晶質シリコン膜１５ａの側壁
に注入される傾斜イオンの膜中での飛程を概念的に示し
た該部分の拡大構造断面図である。図２において、９ａ
〜９ｃは非晶質シリコン膜１５ａの側壁の各位置に連続
的に入射する傾斜イオンである。
【００１６】図２を参照して、半導体基板１の表面に対
してある一定の深い角度θおよび浅いソース／ドレイン
領域６、７の深さＲPSiを決定する一定のエネルギーを
もって注入された傾斜イオンのうち、非晶質シリコン膜
１５ａの側壁に注入された各イオン９ａ〜９ｃは、それ
ぞれ点線矢印の方向に膜中の結晶粒界をすり抜け、その
通過する膜質（結晶粒径）に応じたある飛程だけ進んで
停止する。これらのイオンのうち、その停止位置が半導
体基板１内に達したイオン９ｃなどは、ゲート電極１６
とオーバーラップした部分の不純物拡散層を形成するこ
とになる。したがって、イオンの停止位置が半導体基板
１のちょうど表面に達するイオン９ｂは、そのオーバー
ラップの長さΔＬを決定する。
してある一定の深い角度θおよび浅いソース／ドレイン
領域６、７の深さＲPSiを決定する一定のエネルギーを
もって注入された傾斜イオンのうち、非晶質シリコン膜
１５ａの側壁に注入された各イオン９ａ〜９ｃは、それ
ぞれ点線矢印の方向に膜中の結晶粒界をすり抜け、その
通過する膜質（結晶粒径）に応じたある飛程だけ進んで
停止する。これらのイオンのうち、その停止位置が半導
体基板１内に達したイオン９ｃなどは、ゲート電極１６
とオーバーラップした部分の不純物拡散層を形成するこ
とになる。したがって、イオンの停止位置が半導体基板
１のちょうど表面に達するイオン９ｂは、そのオーバー
ラップの長さΔＬを決定する。
【００１７】すなわち、非晶質シリコン膜１５ａの膜厚
Ｔをイオン９ｂの非晶質シリコン膜１５ａ中での飛程Ｒ
Pbの膜厚方向の成分に相当する図中の膜厚ｔよりも少な
くとも大きな膜厚にしておけば、チャネル領域８への粒
界すり抜けによる不要な不純物が形成されることがな
い。なぜならば、膜厚ｔよりも高い位置に入射したイオ
ン９ａなどは、非晶質シリコン膜１５ａ中を飛程ＲPbし
か進行せず、非晶質シリコン膜１５ａ中で停止してしま
うのでチャネル領域８に達することはなく、また、膜厚
ｔよりも低い位置に入射したイオン９ｃなどは、先述し
たようにオーバーラップ部の不純物拡散層を形成するだ
けだからである。
Ｔをイオン９ｂの非晶質シリコン膜１５ａ中での飛程Ｒ
Pbの膜厚方向の成分に相当する図中の膜厚ｔよりも少な
くとも大きな膜厚にしておけば、チャネル領域８への粒
界すり抜けによる不要な不純物が形成されることがな
い。なぜならば、膜厚ｔよりも高い位置に入射したイオ
ン９ａなどは、非晶質シリコン膜１５ａ中を飛程ＲPbし
か進行せず、非晶質シリコン膜１５ａ中で停止してしま
うのでチャネル領域８に達することはなく、また、膜厚
ｔよりも低い位置に入射したイオン９ｃなどは、先述し
たようにオーバーラップ部の不純物拡散層を形成するだ
けだからである。
【００１８】なお、オーバーラップの長さΔＬは、イオ
ンの注入角度θおよび非晶質シリコン膜１５ａの結晶粒
径を調節することによって所望のサイズに応じた所望の
トランジスタ特性を得るのに必要な値に任意に設定する
ことが可能である。例えば、オーバーラップ量ΔＬを小
さくするためには、非晶質シリコン膜１５ａの結晶粒１
７ａの粒径をより小さくすることによって、非晶質シリ
コン膜１５ａの側壁に注入され、オーバーラップ長さΔ
Ｌを決定するイオン９ｂの飛程ＲPbが小さくなり、した
がって、長さΔＬも小さくなる。このとき、非晶質シリ
コン膜１５ａの必要最小膜厚ｔは、それに応じて小さく
なる。また、注入角度θをより小さくすることによって
も、同様に、長さΔＬを小さくできるが、このときに
は、非晶質シリコン膜１５ａの必要最小膜厚ｔは大きく
なる。
ンの注入角度θおよび非晶質シリコン膜１５ａの結晶粒
径を調節することによって所望のサイズに応じた所望の
トランジスタ特性を得るのに必要な値に任意に設定する
ことが可能である。例えば、オーバーラップ量ΔＬを小
さくするためには、非晶質シリコン膜１５ａの結晶粒１
７ａの粒径をより小さくすることによって、非晶質シリ
コン膜１５ａの側壁に注入され、オーバーラップ長さΔ
Ｌを決定するイオン９ｂの飛程ＲPbが小さくなり、した
がって、長さΔＬも小さくなる。このとき、非晶質シリ
コン膜１５ａの必要最小膜厚ｔは、それに応じて小さく
なる。また、注入角度θをより小さくすることによって
も、同様に、長さΔＬを小さくできるが、このときに
は、非晶質シリコン膜１５ａの必要最小膜厚ｔは大きく
なる。
【００１９】次に、上記ゲート電極にさらにサイドスペ
ーサーを形成し、これらをマスクにゲートオーバーラッ
プＬＤＤ構造の深いソース／ドレイン領域を形成する場
合について説明する。図３は、上記ゲート電極の両側壁
にサイドスペーサーを形成した直後のゲートオーバーラ
ップＬＤＤ構造を有するＭＯＳ型トランジスタの構造断
面図である。また、図４は、ゲート電極およびこのサイ
ドスペーサーをマスクとして深いソース／ドレイン領域
をイオン注入によって形成したゲートオーバーラップＬ
ＤＤ構造のＭＯＳ型トランジスタを示す構造断面図であ
る。
ーサーを形成し、これらをマスクにゲートオーバーラッ
プＬＤＤ構造の深いソース／ドレイン領域を形成する場
合について説明する。図３は、上記ゲート電極の両側壁
にサイドスペーサーを形成した直後のゲートオーバーラ
ップＬＤＤ構造を有するＭＯＳ型トランジスタの構造断
面図である。また、図４は、ゲート電極およびこのサイ
ドスペーサーをマスクとして深いソース／ドレイン領域
をイオン注入によって形成したゲートオーバーラップＬ
ＤＤ構造のＭＯＳ型トランジスタを示す構造断面図であ
る。
【００２０】両図において、１０はサイドスペーサー、
１９はイオン注入における垂直イオンである。他の符号
で図１ないし図２の符号と同じ符号は同一または相当部
分を表している。まず、図３を参照して、図１に示した
２層膜構造のゲート電極１６の両側壁に例えば、酸化シ
リコンからなるサイドスペーサー１０を形成すると、サ
イドスペーサー形成時の高温の熱処理によって、非晶質
シリコン膜１５ａが再結晶化し、その結晶粒が肥大化し
て結晶粒１７ｂとなる。一方、多結晶シリコン膜１５ｂ
の結晶粒１８はその影響を受けず、粒径は変化しない。
本願発明者らは、このような多結晶シリコン膜と非晶質
シリコン膜との多層膜構造において非晶質シリコン膜だ
けが熱処理によって粒径が肥大化する現象がこの組み合
わせに特有の現象であることを見いだしたものである。
この性質を利用すれば、後述するように、ゲート電極の
抵抗値が低下するという効果を奏することができる。
１９はイオン注入における垂直イオンである。他の符号
で図１ないし図２の符号と同じ符号は同一または相当部
分を表している。まず、図３を参照して、図１に示した
２層膜構造のゲート電極１６の両側壁に例えば、酸化シ
リコンからなるサイドスペーサー１０を形成すると、サ
イドスペーサー形成時の高温の熱処理によって、非晶質
シリコン膜１５ａが再結晶化し、その結晶粒が肥大化し
て結晶粒１７ｂとなる。一方、多結晶シリコン膜１５ｂ
の結晶粒１８はその影響を受けず、粒径は変化しない。
本願発明者らは、このような多結晶シリコン膜と非晶質
シリコン膜との多層膜構造において非晶質シリコン膜だ
けが熱処理によって粒径が肥大化する現象がこの組み合
わせに特有の現象であることを見いだしたものである。
この性質を利用すれば、後述するように、ゲート電極の
抵抗値が低下するという効果を奏することができる。
【００２１】次に、図４を参照して、このゲート電極１
６とサイドスペーサー１０をマスクに深いソース／ドレ
イン領域１２、１３をイオン注入によって形成する。こ
のとき、非晶質シリコン膜１５ａの結晶粒径が肥大化
し、注入イオン１９に対する粒界すり抜け防止作用が極
端に低下するが、多結晶シリコン膜１５ｂの結晶粒１８
が変化しない性質を利用して、この結晶粒１８の粒径を
あらかじめ、注入イオン１９が非晶質シリコン膜および
多結晶シリコン膜の粒界をすり抜け、チャネル領域にま
で達しない程度の大きさにしておくことが好ましい。ま
た、このとき、非晶質シリコン膜１５ａの粒径が肥大化
することによって、ゲート電極の抵抗値が低下し、トラ
ンジスタの応答性が同時に改善される。
６とサイドスペーサー１０をマスクに深いソース／ドレ
イン領域１２、１３をイオン注入によって形成する。こ
のとき、非晶質シリコン膜１５ａの結晶粒径が肥大化
し、注入イオン１９に対する粒界すり抜け防止作用が極
端に低下するが、多結晶シリコン膜１５ｂの結晶粒１８
が変化しない性質を利用して、この結晶粒１８の粒径を
あらかじめ、注入イオン１９が非晶質シリコン膜および
多結晶シリコン膜の粒界をすり抜け、チャネル領域にま
で達しない程度の大きさにしておくことが好ましい。ま
た、このとき、非晶質シリコン膜１５ａの粒径が肥大化
することによって、ゲート電極の抵抗値が低下し、トラ
ンジスタの応答性が同時に改善される。
【００２２】次に、上記ゲートオーバーラップＬＤＤ構
造のＭＯＳ型トランジスタの製造方法を詳細に説明す
る。図５（ａ）〜（ｅ）は、本実施の形態におけるゲー
トオーバーラップＬＤＤ構造のＭＯＳ型トランジスタの
製造工程を示す工程断面図である。まず、図５（ａ）を
参照して、半導体基板１上に膜厚５ｎｍ〜６ｎｍのゲー
ト絶縁膜２および５００℃前後のＣＶＤ法により下層膜
１５ａとして膜厚４０ｎｍ〜５０ｎｍの非晶質シリコン
膜ないし５５０℃〜６００℃のＣＶＤ法により上層膜１
５ｂとして膜厚２００ｎｍ〜３００ｎｍの多結晶シリコ
ン膜を順次形成する。また、非晶質シリコン膜および多
結晶シリコン膜の結晶粒径は、４×１０20ｃｍ-2〜６×
１０20ｃｍ-2のドーズ量でリン又はボロンの不純物を導
入することによって調節される。
造のＭＯＳ型トランジスタの製造方法を詳細に説明す
る。図５（ａ）〜（ｅ）は、本実施の形態におけるゲー
トオーバーラップＬＤＤ構造のＭＯＳ型トランジスタの
製造工程を示す工程断面図である。まず、図５（ａ）を
参照して、半導体基板１上に膜厚５ｎｍ〜６ｎｍのゲー
ト絶縁膜２および５００℃前後のＣＶＤ法により下層膜
１５ａとして膜厚４０ｎｍ〜５０ｎｍの非晶質シリコン
膜ないし５５０℃〜６００℃のＣＶＤ法により上層膜１
５ｂとして膜厚２００ｎｍ〜３００ｎｍの多結晶シリコ
ン膜を順次形成する。また、非晶質シリコン膜および多
結晶シリコン膜の結晶粒径は、４×１０20ｃｍ-2〜６×
１０20ｃｍ-2のドーズ量でリン又はボロンの不純物を導
入することによって調節される。
【００２３】このとき、下層膜１５ａの膜厚は、後述す
る傾斜イオン注入時の傾斜イオンの下層膜中での膜厚方
向の飛程よりも大きくなるように設定されている。ま
た、その結晶粒径は、所望のオーバーラップ長さΔＬを
得られるように調整されている。さらに、上層膜１５ｂ
の結晶粒径は、ゲート電極の抵抗値を低く抑えるため
に、なるべく大きなものに調節されるが、後述する深い
ソース／ドレイン領域形成時のイオンのチャネル領域へ
のすり抜けが防止できる程度には、小さくなるように調
節されている。
る傾斜イオン注入時の傾斜イオンの下層膜中での膜厚方
向の飛程よりも大きくなるように設定されている。ま
た、その結晶粒径は、所望のオーバーラップ長さΔＬを
得られるように調整されている。さらに、上層膜１５ｂ
の結晶粒径は、ゲート電極の抵抗値を低く抑えるため
に、なるべく大きなものに調節されるが、後述する深い
ソース／ドレイン領域形成時のイオンのチャネル領域へ
のすり抜けが防止できる程度には、小さくなるように調
節されている。
【００２４】次に、図５（ｂ）を参照して、所望のレジ
ストパターン２０を形成し、これをマスクに酸化シリコ
ンからなるゲート絶縁膜２、下層膜として非晶質シリコ
ン膜１５ａおよび上層膜として多結晶シリコン膜１５ｂ
をエッチングし、２層膜構造からなる、例えば、図中Ｌ
で示されるゲート長が０．２５μｍのゲート電極１５を
形成する。次に、図５（ｃ）を参照して、ゲート電極１
６をマスクに、半導体基板の表面に対し４５°の角度
で、１５〜２５ｋｅｖのエネルギーをもつドーズ量０．
８×１０13ｃｍ-2〜１．５×１０13ｃｍ-2のボロンをイ
オン注入し、所望の深さＲPS iおよびオーバーラップの
長さΔＬを有する浅いソース領域６およびドレイン領域
７を形成する。上記のような非晶質シリコン膜１５ａの
膜厚および結晶粒径の条件下でイオン注入を行った場
合、そのオーバーラップの長さΔＬは、およそ０．０３
μｍとなる。
ストパターン２０を形成し、これをマスクに酸化シリコ
ンからなるゲート絶縁膜２、下層膜として非晶質シリコ
ン膜１５ａおよび上層膜として多結晶シリコン膜１５ｂ
をエッチングし、２層膜構造からなる、例えば、図中Ｌ
で示されるゲート長が０．２５μｍのゲート電極１５を
形成する。次に、図５（ｃ）を参照して、ゲート電極１
６をマスクに、半導体基板の表面に対し４５°の角度
で、１５〜２５ｋｅｖのエネルギーをもつドーズ量０．
８×１０13ｃｍ-2〜１．５×１０13ｃｍ-2のボロンをイ
オン注入し、所望の深さＲPS iおよびオーバーラップの
長さΔＬを有する浅いソース領域６およびドレイン領域
７を形成する。上記のような非晶質シリコン膜１５ａの
膜厚および結晶粒径の条件下でイオン注入を行った場
合、そのオーバーラップの長さΔＬは、およそ０．０３
μｍとなる。
【００２５】次に、図５（ｄ）を参照して、酸化シリコ
ン膜１０を８０ｎｍ〜１００ｎｍの膜厚でゲート電極１
６を覆うようにして半導体基板１全面に形成し、その後
これをエッチバックすることによって、ゲート電極１６
の両側壁にのみ酸化シリコン膜を残し、サイドスペーサ
ー１０を形成する。次に、図５（ｅ）を参照して、ゲー
ト電極１６およびサイドスペーサー１０をマスクに、半
導体基板表面に対し７°の角度で、エネルギー３０〜４
０ｋｅｖをもつドーズ量１×１０13ｃｍ-2〜４×１０13
ｃｍ-2のリンをイオン注入して深いソース領域１２およ
び深いドレイン領域１３を形成し、ゲートオーバーラッ
プＬＤＤ構造を有するＭＯＳ型トランジスタが完成され
る。
ン膜１０を８０ｎｍ〜１００ｎｍの膜厚でゲート電極１
６を覆うようにして半導体基板１全面に形成し、その後
これをエッチバックすることによって、ゲート電極１６
の両側壁にのみ酸化シリコン膜を残し、サイドスペーサ
ー１０を形成する。次に、図５（ｅ）を参照して、ゲー
ト電極１６およびサイドスペーサー１０をマスクに、半
導体基板表面に対し７°の角度で、エネルギー３０〜４
０ｋｅｖをもつドーズ量１×１０13ｃｍ-2〜４×１０13
ｃｍ-2のリンをイオン注入して深いソース領域１２およ
び深いドレイン領域１３を形成し、ゲートオーバーラッ
プＬＤＤ構造を有するＭＯＳ型トランジスタが完成され
る。
【００２６】なお、上記実施の形態では、上層膜に多結
晶シリコン膜１５ｂを用いていたが、高融点金属膜やシ
リサイド膜を用いてもよい。この場合、ゲート電極の抵
抗値がさらに減少するという効果を奏することができ
る。また、上記実施の形態では、２層膜構造のゲート電
極の場合を示したが、これに限らず、３層以上の多層膜
構造であってもよく、同様の効果を奏することができ
る。
晶シリコン膜１５ｂを用いていたが、高融点金属膜やシ
リサイド膜を用いてもよい。この場合、ゲート電極の抵
抗値がさらに減少するという効果を奏することができ
る。また、上記実施の形態では、２層膜構造のゲート電
極の場合を示したが、これに限らず、３層以上の多層膜
構造であってもよく、同様の効果を奏することができ
る。
【００２７】実施の形態２．図６は、実施の形態２であ
る２層膜構造のゲート電極からなるゲートオーバーラッ
プＬＤＤ構造を有したＭＯＳ型トランジスタの浅いソー
ス／ドレイン領域を形成する場合における、このゲート
電極をマスクに深い角度の傾斜イオン注入によって同領
域を形成する際のゲート電極側壁に注入される傾斜イオ
ンの膜中での飛程を概念的に示した該部分の拡大構造断
面図である。図６において、９ａ〜９ｃは非晶質シリコ
ン膜１５ａの側壁の各位置に入射する傾斜イオン、１５
ｃはタングステンなどの高融点金属膜、２１は非晶質シ
リコン膜１５ａの結晶粒径と同程度か、あるいはそれよ
りも小さな結晶粒を有する酸化シリコン膜である。他の
符号で図２の符号と同一の符号は同一又は相当部分であ
る。
る２層膜構造のゲート電極からなるゲートオーバーラッ
プＬＤＤ構造を有したＭＯＳ型トランジスタの浅いソー
ス／ドレイン領域を形成する場合における、このゲート
電極をマスクに深い角度の傾斜イオン注入によって同領
域を形成する際のゲート電極側壁に注入される傾斜イオ
ンの膜中での飛程を概念的に示した該部分の拡大構造断
面図である。図６において、９ａ〜９ｃは非晶質シリコ
ン膜１５ａの側壁の各位置に入射する傾斜イオン、１５
ｃはタングステンなどの高融点金属膜、２１は非晶質シ
リコン膜１５ａの結晶粒径と同程度か、あるいはそれよ
りも小さな結晶粒を有する酸化シリコン膜である。他の
符号で図２の符号と同一の符号は同一又は相当部分であ
る。
【００２８】図６を参照して、本実施の形態のゲート電
極構造は、実施の形態１の図１示すゲート電極の上層膜
としての多結晶シリコン膜１５ｂが、高融点金属膜から
なる第１の上層膜としてのタングステン膜１５ｃとその
両側壁を囲むように配設され、非晶質シリコン膜１５ａ
と同程度か、あるいはそれよりも小さな結晶粒を有する
第２の上層膜としての酸化シリコン膜２１とから構成さ
れている。このようなゲート電極構造によれば、非晶質
シリコン膜１５ａの膜厚Ｔが、たとえ、実施の形態１で
説明したように傾斜イオンによる非晶質シリコン膜１５
ａの側壁からのチャネル領域８への粒界すり抜けを防止
できる必要最小膜厚ｔよりも小さくなった場合において
も、酸化シリコン膜２１が膜厚Ｔよりも高い位置に注入
されるイオン９ａや９ｂのすり抜けを抑制するので、チ
ャネル領域８への粒界すり抜けが防止される。なお、酸
化シリコン膜２１の図中Ｗで示される幅およびその結晶
粒径は、非晶質シリコン膜１５ａを形成する際のプロセ
ス上の膜厚変動等を考慮して決定すればよい。
極構造は、実施の形態１の図１示すゲート電極の上層膜
としての多結晶シリコン膜１５ｂが、高融点金属膜から
なる第１の上層膜としてのタングステン膜１５ｃとその
両側壁を囲むように配設され、非晶質シリコン膜１５ａ
と同程度か、あるいはそれよりも小さな結晶粒を有する
第２の上層膜としての酸化シリコン膜２１とから構成さ
れている。このようなゲート電極構造によれば、非晶質
シリコン膜１５ａの膜厚Ｔが、たとえ、実施の形態１で
説明したように傾斜イオンによる非晶質シリコン膜１５
ａの側壁からのチャネル領域８への粒界すり抜けを防止
できる必要最小膜厚ｔよりも小さくなった場合において
も、酸化シリコン膜２１が膜厚Ｔよりも高い位置に注入
されるイオン９ａや９ｂのすり抜けを抑制するので、チ
ャネル領域８への粒界すり抜けが防止される。なお、酸
化シリコン膜２１の図中Ｗで示される幅およびその結晶
粒径は、非晶質シリコン膜１５ａを形成する際のプロセ
ス上の膜厚変動等を考慮して決定すればよい。
【００２９】なお、第１の上層膜としては、シリコン酸
化膜に限られず、窒化膜など、下層膜と同程度か、それ
以下の大きさの結晶粒をもつものであればなんでもよ
い。また、上層膜としては高融点金属膜以外に、例え
ば、多結晶シリコンやシリサイド膜などでもよい。ただ
し、その結晶粒径は、抵抗を低く抑えるため、なるべく
大きくすることが好ましが、さらにこのゲート電極をマ
スクに深いソース／ドレイン領域を形成する際の注入イ
オンがチャネル領域に達しない程度には小さくしておく
ことがなお好ましい。
化膜に限られず、窒化膜など、下層膜と同程度か、それ
以下の大きさの結晶粒をもつものであればなんでもよ
い。また、上層膜としては高融点金属膜以外に、例え
ば、多結晶シリコンやシリサイド膜などでもよい。ただ
し、その結晶粒径は、抵抗を低く抑えるため、なるべく
大きくすることが好ましが、さらにこのゲート電極をマ
スクに深いソース／ドレイン領域を形成する際の注入イ
オンがチャネル領域に達しない程度には小さくしておく
ことがなお好ましい。
【００３０】次に、図６に示すＭＯＳ型トランジスタの
製造方法を図７を用いて説明する。図において、図６の
符号と同じ符号は同一又は相当部分を示す。まず、図７
（ａ）を参照して、半導体基板上にゲート酸化膜として
膜厚５ｎｍ〜６ｎｍの酸化シリコン膜２、下層膜１５ａ
として、５５０℃〜６００℃のＣＶＤ法により膜厚４０
〜５０ｎｍの非晶質シリコンおよび第２の上層膜として
膜厚２００〜３００ｎｍの酸化シリコン膜を順次形成
し、さらにその上にレジストパターン２２を形成する。
次に、図７（ｂ）を参照して、レジストパターン２２を
マスクとして酸化シリコン膜２１のみを異方性ドライエ
ッチングし、その後、レジストパターンを除去する。次
に、図７（ｃ）を参照して、半導体基板全面に、例え
ば、ＣＶＤ法により形成された膜厚４００〜５００ｎｍ
の第１の上層膜としてタングステン膜１５ｃを酸化シリ
コン膜２１を覆うようにして形成する。
製造方法を図７を用いて説明する。図において、図６の
符号と同じ符号は同一又は相当部分を示す。まず、図７
（ａ）を参照して、半導体基板上にゲート酸化膜として
膜厚５ｎｍ〜６ｎｍの酸化シリコン膜２、下層膜１５ａ
として、５５０℃〜６００℃のＣＶＤ法により膜厚４０
〜５０ｎｍの非晶質シリコンおよび第２の上層膜として
膜厚２００〜３００ｎｍの酸化シリコン膜を順次形成
し、さらにその上にレジストパターン２２を形成する。
次に、図７（ｂ）を参照して、レジストパターン２２を
マスクとして酸化シリコン膜２１のみを異方性ドライエ
ッチングし、その後、レジストパターンを除去する。次
に、図７（ｃ）を参照して、半導体基板全面に、例え
ば、ＣＶＤ法により形成された膜厚４００〜５００ｎｍ
の第１の上層膜としてタングステン膜１５ｃを酸化シリ
コン膜２１を覆うようにして形成する。
【００３１】次に、図７（ｄ）を参照して、タングステ
ン膜１５ｃを異方性ドライエッチング又は表面研磨法
（ＣＭＰ法）により、酸化シリコン膜２１の表面が露出
し、その表面を含むタングステン膜１５ｃの表面が概ね
平坦となるように、タングステン膜１５ｃおよび酸化シ
リコン膜２１をエッチバックする。次に、図７（ｅ）を
参照して、タングステン膜１５ｃおよび酸化シリコン膜
２１上にレジストパターン２２を形成する。次に、図７
（ｆ）を参照して、レジストパターン２２をマスクとし
て、タングステン膜１５ｃおよび酸化シリコン膜２１な
いし非晶質シリコン膜１５ａを異方性ドライエッチング
し、その後、レジストパターン２２を除去して、多層膜
構造からなるゲート電極１６が完成される。
ン膜１５ｃを異方性ドライエッチング又は表面研磨法
（ＣＭＰ法）により、酸化シリコン膜２１の表面が露出
し、その表面を含むタングステン膜１５ｃの表面が概ね
平坦となるように、タングステン膜１５ｃおよび酸化シ
リコン膜２１をエッチバックする。次に、図７（ｅ）を
参照して、タングステン膜１５ｃおよび酸化シリコン膜
２１上にレジストパターン２２を形成する。次に、図７
（ｆ）を参照して、レジストパターン２２をマスクとし
て、タングステン膜１５ｃおよび酸化シリコン膜２１な
いし非晶質シリコン膜１５ａを異方性ドライエッチング
し、その後、レジストパターン２２を除去して、多層膜
構造からなるゲート電極１６が完成される。
【００３２】本実施の形態によれば、ゲート電極をマス
クに傾斜イオン注入を行う際にも、非晶質シリコン膜の
膜厚が小さくなっても、この傾斜イオンによるチャネル
領域への粒界すり抜けを防止することができ、安定した
トランジスタ特性が得られる。
クに傾斜イオン注入を行う際にも、非晶質シリコン膜の
膜厚が小さくなっても、この傾斜イオンによるチャネル
領域への粒界すり抜けを防止することができ、安定した
トランジスタ特性が得られる。
【００３３】実施の形態３．実施の形態１では、２層膜
構造のゲート電極を製造するのに、図５（ａ）に示すよ
うに下層膜である非晶質シリコン膜１５ａおよび上層膜
である多結晶シリコン膜１５ｂを順次形成していたが、
本実施の形態では、この多層膜構造をイオン注入によっ
て形成するものである。図８は実施の形態３である２層
膜構造のゲート電極を形成する方法を示す工程断面図で
ある。図において、２３は注入イオンであり、他の符号
で図５の符号と同じ符号は同一又は相当部分である。
構造のゲート電極を製造するのに、図５（ａ）に示すよ
うに下層膜である非晶質シリコン膜１５ａおよび上層膜
である多結晶シリコン膜１５ｂを順次形成していたが、
本実施の形態では、この多層膜構造をイオン注入によっ
て形成するものである。図８は実施の形態３である２層
膜構造のゲート電極を形成する方法を示す工程断面図で
ある。図において、２３は注入イオンであり、他の符号
で図５の符号と同じ符号は同一又は相当部分である。
【００３４】まず、図８（ａ）を参照して、半導体基板
１上に膜厚５ｎｍ〜６ｎｍのゲート絶縁膜としての酸化
シリコン２および５５０℃〜６００℃のＣＶＤ法による
膜厚２５０ｎｍ〜３５０ｎｍの多結晶シリコン膜１５ｂ
を順次形成する。このとき、多結晶シリコン膜１５ｂに
は４×１０20ｃｍ-2〜６×１０20ｃｍ-2のドーズ量でリ
ン又はボロンの不純物が導入され、その結晶粒径が調節
される。
１上に膜厚５ｎｍ〜６ｎｍのゲート絶縁膜としての酸化
シリコン２および５５０℃〜６００℃のＣＶＤ法による
膜厚２５０ｎｍ〜３５０ｎｍの多結晶シリコン膜１５ｂ
を順次形成する。このとき、多結晶シリコン膜１５ｂに
は４×１０20ｃｍ-2〜６×１０20ｃｍ-2のドーズ量でリ
ン又はボロンの不純物が導入され、その結晶粒径が調節
される。
【００３５】次に、図８（ｂ）を参照して、多結晶シリ
コン膜１５ｂ中にシリコン又は酸素などのイオン２３を
イオン注入し、多結晶シリコン１５ｂの下層部分のみを
非晶質化させる。例えば、シリコン原子を注入する場合
には、半導体基板表面に対し７°の角度で５〜１０Ｋｅ
Ｖのエネルギーで注入する。このように非晶質化された
層は、下層膜として非晶質シリコン膜１５ａを形成し、
非晶質化されない多結晶シリコン膜１５ｂとともに２層
膜構造の一部を構成する。非晶質シリコン膜１５ａの膜
厚および結晶粒径は、実施の形態１で述べたように傾斜
イオン注入時の傾斜イオンによるチャネル領域への粒界
すり抜けを防止できるよう、イオン２３のイオン種やそ
の注入エネルギーによって所望の値となるよう調節され
る。次に、図８（ｃ）を参照して、多結晶シリコン膜１
５ｂ上にレジストパターン２０を形成し、これをマスク
に多結晶シリコン膜１５ｂおよび非晶質シリコン膜１５
ａないしシリコン酸化膜２をエッチングし、その後、レ
ジストパターンを除去して、２層膜構造のゲート電極１
６が完成される。
コン膜１５ｂ中にシリコン又は酸素などのイオン２３を
イオン注入し、多結晶シリコン１５ｂの下層部分のみを
非晶質化させる。例えば、シリコン原子を注入する場合
には、半導体基板表面に対し７°の角度で５〜１０Ｋｅ
Ｖのエネルギーで注入する。このように非晶質化された
層は、下層膜として非晶質シリコン膜１５ａを形成し、
非晶質化されない多結晶シリコン膜１５ｂとともに２層
膜構造の一部を構成する。非晶質シリコン膜１５ａの膜
厚および結晶粒径は、実施の形態１で述べたように傾斜
イオン注入時の傾斜イオンによるチャネル領域への粒界
すり抜けを防止できるよう、イオン２３のイオン種やそ
の注入エネルギーによって所望の値となるよう調節され
る。次に、図８（ｃ）を参照して、多結晶シリコン膜１
５ｂ上にレジストパターン２０を形成し、これをマスク
に多結晶シリコン膜１５ｂおよび非晶質シリコン膜１５
ａないしシリコン酸化膜２をエッチングし、その後、レ
ジストパターンを除去して、２層膜構造のゲート電極１
６が完成される。
【００３６】これ以後は、実施の形態１における図５
（ｃ）〜（ｅ）と同様の工程を経ることによって、チャ
ネル領域への粒界すり抜けのないゲートオーバーラップ
ＬＤＤ構造のＭＯＳ型トランジスタが完成される。本実
施の形態３によれば、ゲート電極の２層膜構造をイオン
注入によって簡単に形成できるのでプロセスが簡略化で
きる。
（ｃ）〜（ｅ）と同様の工程を経ることによって、チャ
ネル領域への粒界すり抜けのないゲートオーバーラップ
ＬＤＤ構造のＭＯＳ型トランジスタが完成される。本実
施の形態３によれば、ゲート電極の２層膜構造をイオン
注入によって簡単に形成できるのでプロセスが簡略化で
きる。
【００３７】
【発明の効果】この発明は、以上のように構成されてい
るので、以下に示すような効果を奏する。
るので、以下に示すような効果を奏する。
【００３８】多層膜構造のゲート電極における最下層膜
がその側壁に注入されたイオンの最下層膜中での膜厚方
向の飛程よりも大きな膜厚を有しているので、ゲート電
極をマスクに傾斜イオン注入を行った際にも、この傾斜
イオンによるチャネル領域への粒界すり抜けを防止する
ことができ、安定したトランジスタ特性を有する半導体
装置が得られる。
がその側壁に注入されたイオンの最下層膜中での膜厚方
向の飛程よりも大きな膜厚を有しているので、ゲート電
極をマスクに傾斜イオン注入を行った際にも、この傾斜
イオンによるチャネル領域への粒界すり抜けを防止する
ことができ、安定したトランジスタ特性を有する半導体
装置が得られる。
【００３９】さらに、傾斜イオンによるチャネル領域へ
の粒界すり抜けを防止することができるとともに、ゲー
ト電極の電気抵抗値を低くできるので、応答速度が早く
安定したトランジスタ特性を得ることができる。
の粒界すり抜けを防止することができるとともに、ゲー
ト電極の電気抵抗値を低くできるので、応答速度が早く
安定したトランジスタ特性を得ることができる。
【００４０】また、上層膜が第１の上層膜とこの上層膜
側壁を挟むようにして配設された第２の上層膜とから構
成されているので、ゲート電極をマスクに傾斜イオン注
入を行う際にも、下層膜の膜厚が小さくなっても、この
傾斜イオンによるチャネル領域への粒界すり抜けを防止
することができ、安定したトランジスタ特性を有する半
導体装置が得られる。
側壁を挟むようにして配設された第２の上層膜とから構
成されているので、ゲート電極をマスクに傾斜イオン注
入を行う際にも、下層膜の膜厚が小さくなっても、この
傾斜イオンによるチャネル領域への粒界すり抜けを防止
することができ、安定したトランジスタ特性を有する半
導体装置が得られる。
【００４１】また、多層膜構造のゲート電極における最
下層膜がその側壁に注入されたイオンの最下層膜中での
膜厚方向の飛程よりも大きくなるように形成されるの
で、ゲート電極をマスクに傾斜イオン注入を行った際に
も、チャネル領域へのイオンのすり抜けによるトランジ
スタ特性の劣化がない半導体装置の製造方法を得ること
ができる。
下層膜がその側壁に注入されたイオンの最下層膜中での
膜厚方向の飛程よりも大きくなるように形成されるの
で、ゲート電極をマスクに傾斜イオン注入を行った際に
も、チャネル領域へのイオンのすり抜けによるトランジ
スタ特性の劣化がない半導体装置の製造方法を得ること
ができる。
【００４２】さらに、最下層膜として非晶質シリコン
膜、およびその最下層膜上に多結晶シリコン膜を形成す
るようにしているので、ゲート電極の抵抗値が小さくす
ることができる。
膜、およびその最下層膜上に多結晶シリコン膜を形成す
るようにしているので、ゲート電極の抵抗値が小さくす
ることができる。
【００４３】また、ゲート電極の多層膜構造をイオン注
入によって形成できるので、プロセスの簡略化ができ
る。
入によって形成できるので、プロセスの簡略化ができ
る。
【図１】 実施の形態１であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタにおける１形成
直後の構造断面図である。
ＤＤ構造を有するＭＯＳ型トランジスタにおける１形成
直後の構造断面図である。
【図２】 実施の形態１であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタの拡大構造断面
図である。
ＤＤ構造を有するＭＯＳ型トランジスタの拡大構造断面
図である。
【図３】 実施の形態１であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタのサイドスペー
サー形成直後の構造断面図である。
ＤＤ構造を有するＭＯＳ型トランジスタのサイドスペー
サー形成直後の構造断面図である。
【図４】 実施の形態１であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタの深いソース／
ドレイン領域を形成する場合における構造断面図であ
る。
ＤＤ構造を有するＭＯＳ型トランジスタの深いソース／
ドレイン領域を形成する場合における構造断面図であ
る。
【図５】 実施の形態１であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタの製造方法を示
す工程断面図である。
ＤＤ構造を有するＭＯＳ型トランジスタの製造方法を示
す工程断面図である。
【図６】 実施の形態２であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタにおける浅いソ
ース／ドレイン領域を形成する場合における構造断面図
である。
ＤＤ構造を有するＭＯＳ型トランジスタにおける浅いソ
ース／ドレイン領域を形成する場合における構造断面図
である。
【図７】 実施の形態２であるゲートオーバーラップＬ
ＤＤ構造を有するＭＯＳ型トランジスタの製造方法を示
す工程断面図である。
ＤＤ構造を有するＭＯＳ型トランジスタの製造方法を示
す工程断面図である。
【図８】 実施の形態３である２層膜構造のゲート電極
を形成する方法を示す工程断面図である。
を形成する方法を示す工程断面図である。
【図９】 従来のＭＯＳ型トランジスタを示す構造断面
図である。
図である。
【図１０】 従来のＭＯＳ型トランジスタのイオン注入
工程における構造断面図である。
工程における構造断面図である。
１ 半導体基板、 ２ ゲート絶縁膜、 ９ａ〜９ｃ
傾斜イオン ８ チャネル領域、 １５ａ 下層膜、 １５ｂ 上層
膜 １５ｃ 第１の上層膜、 １６ ゲート電極、 １７ａ
下層膜の結晶粒 １８ 上層膜の結晶粒、 ２１ 第２の上層膜、 ２３
注入イオン
傾斜イオン ８ チャネル領域、 １５ａ 下層膜、 １５ｂ 上層
膜 １５ｃ 第１の上層膜、 １６ ゲート電極、 １７ａ
下層膜の結晶粒 １８ 上層膜の結晶粒、 ２１ 第２の上層膜、 ２３
注入イオン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB37 CC05 DD04 DD43 DD89 FF13 GG09 HH04 HH16 5F040 DA01 DA06 EC01 EC04 EC06 EC11 EC12 EC19 EC28 EF02 FA03 FA05 FA17 FA19 FB02 FB04 FC00 FC13 FC15
Claims (6)
- 【請求項１】 多層膜構造のゲート電極を有する半導体
装置であって、 半導体基板と、 前記半導体基板表面上にゲート絶縁膜を介して形成され
た多層膜からなるゲート電極と、 前記ゲート電極をマスクに傾斜イオン注入法によって前
記半導体基板表面に形成された一対の不純物拡散層とを
備え、 前記多層膜の最下層膜の膜厚が、前記傾斜イオン注入時
にその側壁に注入されるイオンの前記最下層膜中での膜
厚方向の飛程よりも大きいことを特徴とする半導体装
置。 - 【請求項２】 ゲート電極が、非晶質シリコン膜からな
る下層膜と多結晶シリコン膜からなる上層膜との２層膜
構造であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 ゲート電極が下層膜と上層膜の２層膜構
造からなり、前記上層膜が第１の上層膜と前記第１の上
層膜の側壁を挟むようにして配設された第２の上層膜と
からなることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 多層膜構造のゲート電極を有する半導体
装置の製造方法であって、 半導体基板表面上にゲート絶縁膜を介して多層膜からな
るゲート電極を形成する工程と、 前記ゲート電極をマスクに傾斜イオン注入法によって前
記半導体基板に一対の不純物拡散層を形成する工程とを
備え、 前記多層膜の最下層膜は、その膜厚が前記傾斜イオン注
入時に前記最下層膜の側壁に注入されるイオンの前記最
下層膜中での膜厚方向の飛程よりも大きくなるように形
成されたことを特徴とする半導体装置の製造方法。 - 【請求項５】 ゲート電極を形成する工程には、 半導体基板上に非晶質シリコン膜からなる下層膜を形成
する工程と、 前記下層膜上に多結晶シリコン膜からなる上層膜を形成
する工程とを含む請求項４記載の半導体装置の製造方
法。 - 【請求項６】 非晶質シリコン膜からなる下層膜が、多
結晶シリコン膜に酸素又はシリコンをイオン注入するこ
とによって形成されたことを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195762A JP2000031475A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
| US09/215,926 US6730976B2 (en) | 1998-07-10 | 1998-12-18 | Multilayer gate electrode structure with tilted on implantation |
| DE19909815A DE19909815B4 (de) | 1998-07-10 | 1999-03-05 | Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195762A JP2000031475A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031475A true JP2000031475A (ja) | 2000-01-28 |
Family
ID=16346545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10195762A Pending JP2000031475A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6730976B2 (ja) |
| JP (1) | JP2000031475A (ja) |
| DE (1) | DE19909815B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571424B1 (ko) | 2004-12-30 | 2006-04-14 | 동부아남반도체 주식회사 | 이중 스텝 소오스/드레인 이온 주입에 의한 안정한트랜지스터 형성 방법 |
| JP2007335606A (ja) * | 2006-06-14 | 2007-12-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060197120A1 (en) * | 2003-03-28 | 2006-09-07 | Koninklijke Phillips Electonics N.C. | Gate electrode for semiconductor devices |
| US7382028B2 (en) * | 2005-04-15 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming silicide and semiconductor device formed thereby |
| KR100633988B1 (ko) * | 2005-06-23 | 2006-10-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| DE102007052167B4 (de) | 2007-10-31 | 2010-04-08 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement und Verfahren zum Einstellen der Höhe einer Gateelektrode in dem Halbleiterbauelement |
| US8048750B2 (en) * | 2008-03-10 | 2011-11-01 | Texas Instruments Incorporated | Method to enhance channel stress in CMOS processes |
| US9246085B1 (en) * | 2014-07-23 | 2016-01-26 | Intermolecular, Inc. | Shaping ReRAM conductive filaments by controlling grain-boundary density |
| US10840333B2 (en) * | 2018-10-31 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method of manufacture |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414968A (en) | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
| JPH02292833A (ja) * | 1989-05-02 | 1990-12-04 | Fujitsu Ltd | Ｌｄｄトランジスタ |
| JP2662029B2 (ja) | 1989-05-12 | 1997-10-08 | 松下電子工業株式会社 | Ｍｏｓ型トランジスタの製造方法 |
| JP2944103B2 (ja) | 1989-05-31 | 1999-08-30 | 三洋電機株式会社 | Ｍｏｓトランジスタ |
| JP2978206B2 (ja) | 1990-04-28 | 1999-11-15 | 東レ・ダウコーニング・シリコーン株式会社 | ジフェニルシロキサン・ジメチルシロキサン共重合体の製造方法 |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
| US5276347A (en) | 1991-12-18 | 1994-01-04 | Sgs-Thomson Microelectronics, Inc. | Gate overlapping LDD structure |
| JPH07263684A (ja) * | 1994-03-25 | 1995-10-13 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1998
- 1998-07-10 JP JP10195762A patent/JP2000031475A/ja active Pending
- 1998-12-18 US US09/215,926 patent/US6730976B2/en not_active Expired - Fee Related
-
1999
- 1999-03-05 DE DE19909815A patent/DE19909815B4/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571424B1 (ko) | 2004-12-30 | 2006-04-14 | 동부아남반도체 주식회사 | 이중 스텝 소오스/드레인 이온 주입에 의한 안정한트랜지스터 형성 방법 |
| JP2007335606A (ja) * | 2006-06-14 | 2007-12-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8546247B2 (en) | 2006-06-14 | 2013-10-01 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with amorphous silicon layer formation |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010003378A1 (en) | 2001-06-14 |
| US6730976B2 (en) | 2004-05-04 |
| DE19909815A1 (de) | 2000-01-20 |
| DE19909815B4 (de) | 2005-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6569715B1 (en) | Large grain single crystal vertical thin film polysilicon mosfets | |
| TWI402987B (zh) | 具有提升性能之半導體裝置及方法 | |
| US7858508B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2582347B2 (ja) | 薄膜トランジスタの構造及びその製造方法 | |
| US6927130B2 (en) | Method of manufacturing a trench gate type field effect transistor | |
| US6468863B2 (en) | Split gate field effect transistor (FET) device employing dielectric barrier layer and method for fabrication thereof | |
| US20060068545A1 (en) | Fabricating transistor structures for DRAM semiconductor components | |
| JPH0923010A (ja) | 半導体素子及びその製造方法 | |
| JP3093096B2 (ja) | 不揮発性メモリの製造方法 | |
| US6171895B1 (en) | Fabrication of buried channel devices with shallow junction depth | |
| JP2000031475A (ja) | 半導体装置およびその製造方法 | |
| TWI267942B (en) | MONOS device having buried metal silicide bit line | |
| JP2004508717A (ja) | 薄いゲート酸化物ＭＯＳＦＥＴｓでのゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法およびデバイス | |
| JPH021163A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3346284B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3388195B2 (ja) | 半導体装置及びその製造方法 | |
| US5366918A (en) | Method for fabricating a split polysilicon SRAM cell | |
| US5963839A (en) | Reduction of polysilicon contact resistance by nitrogen implantation | |
| JP2000068233A (ja) | 薄膜の形成方法 | |
| KR100555454B1 (ko) | Soi 트랜지스터의 제조방법 | |
| US20060172475A1 (en) | Ultrathin SOI transistor and method of making the same | |
| JPS63271972A (ja) | 薄膜トランジスタの製法 | |
| JP2002033485A (ja) | Ｔｆｔ型液晶表示装置およびその製造方法 | |
| JPH04306880A (ja) | 半導体装置及びその製造方法 | |
| JPH06268178A (ja) | 半導体装置の製造方法 |