JPS63271972A - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
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- JPS63271972A JPS63271972A JP10537887A JP10537887A JPS63271972A JP S63271972 A JPS63271972 A JP S63271972A JP 10537887 A JP10537887 A JP 10537887A JP 10537887 A JP10537887 A JP 10537887A JP S63271972 A JPS63271972 A JP S63271972A
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- 239000010409 thin film Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
本発明は、薄Ｉ’２ｆｆｌ造の電界効果トランジスタの
製法に関する。
製法に関する。
（発明のｍ９！」
本発明は、薄膜トランジスタの製法における不純物領域
の形成工程において、不純物濃度のピーク位置の異なる
エネルギーによるイオン注入を複数回行うことにより、
博侯中の不純物のａ度分布を略均−にすることができる
ようにしたものである。
の形成工程において、不純物濃度のピーク位置の異なる
エネルギーによるイオン注入を複数回行うことにより、
博侯中の不純物のａ度分布を略均−にすることができる
ようにしたものである。
従来の一般的な薄膜電界効果トランジスタは、）１８縁
基板上の多結晶シリコン層にソース領域とドレイン領域
を形成し、チャンネル領域の上にゲート酸化膜を介して
ゲート電極を形成することにより構成されている。
基板上の多結晶シリコン層にソース領域とドレイン領域
を形成し、チャンネル領域の上にゲート酸化膜を介して
ゲート電極を形成することにより構成されている。
Ｃ発明が解決しようとする問題点ノ
上述した電界効果トランジスタの製法において、従来ソ
ース領域とドレイン領域の形成は、不純物のイオン注入
を行った後、横方向の拡散を抑えるための８００℃での
アニールを施すことにより行っていた。しかし、従来の
製法によれは、イオン注入のエネルギーは、多結晶シリ
コン（Ｓｔ）層の厚さが非常に薄いため低くしなければ
ならず、多結晶シリコン層中に不純物を均一に注入する
ことが困難であった。第３図は、従来の製法により、多
結晶Ｓｉ層にヒ素Ａｓを３０Ｋ ｅＶ、５ Ｘ １０”
／−の条件でイオン注入し、深さ方向の不純物濃度を測
定したものである。このグラフより、従来法によれば不
純物を深さ方向に均一に注入することは困難であること
がわかる。また、これにより形成したソース領域とドレ
イン領域のシート抵抗ρＳは、１２００Ω／口であり、
シート抵抗ρ３を充分小さくすることができなかった。
ース領域とドレイン領域の形成は、不純物のイオン注入
を行った後、横方向の拡散を抑えるための８００℃での
アニールを施すことにより行っていた。しかし、従来の
製法によれは、イオン注入のエネルギーは、多結晶シリ
コン（Ｓｔ）層の厚さが非常に薄いため低くしなければ
ならず、多結晶シリコン層中に不純物を均一に注入する
ことが困難であった。第３図は、従来の製法により、多
結晶Ｓｉ層にヒ素Ａｓを３０Ｋ ｅＶ、５ Ｘ １０”
／−の条件でイオン注入し、深さ方向の不純物濃度を測
定したものである。このグラフより、従来法によれば不
純物を深さ方向に均一に注入することは困難であること
がわかる。また、これにより形成したソース領域とドレ
イン領域のシート抵抗ρＳは、１２００Ω／口であり、
シート抵抗ρ３を充分小さくすることができなかった。
本発明は、上記問題点を解決することができる層膜トラ
ンジスタの製法を提供するものである。
ンジスタの製法を提供するものである。
本発明に係る薄膜トランジスタの製法においては、不純
物領域を形成するために、半導体薄膜（３）に表面近傍
に不純物濃度のピークが位置するエネルギーによるイオ
ン注入を行う上程と、半導体薄膜（３）に１／２以上の
深さに不純物濃度のピークが位置するエネルギーによる
イオン注入を行う工程を有することを特徴とする。
物領域を形成するために、半導体薄膜（３）に表面近傍
に不純物濃度のピークが位置するエネルギーによるイオ
ン注入を行う上程と、半導体薄膜（３）に１／２以上の
深さに不純物濃度のピークが位置するエネルギーによる
イオン注入を行う工程を有することを特徴とする。
゛（作用」
本発明によれば、イオン注入を２回に分け、１回目のイ
オン注入では不純物−４度のピークが表面近傍にくるよ
うに行い、２回目のイオン注入では不純物濃度のピーク
が半導体薄膜（３）の１／２以上の深さにくるように行
うため、両者のイオン注入による不純物濃度の和は、深
さ方向について略均−に近くなる。
オン注入では不純物−４度のピークが表面近傍にくるよ
うに行い、２回目のイオン注入では不純物濃度のピーク
が半導体薄膜（３）の１／２以上の深さにくるように行
うため、両者のイオン注入による不純物濃度の和は、深
さ方向について略均−に近くなる。
図面を参照して本発明の詳細な説明する。
先ず、第１図Ａに示すように、Ｓｉ基板（１）上に５ｉ
０２１−（２）を形成した後、この上の所定領域に厚さ
５００人の多結晶Ｓｔ層（３）を形成し、更に所定部分
にゲート酸化膜（４）を介して多結晶Ｓｉより成るケー
ト電極（５）を形成する。
０２１−（２）を形成した後、この上の所定領域に厚さ
５００人の多結晶Ｓｔ層（３）を形成し、更に所定部分
にゲート酸化膜（４）を介して多結晶Ｓｉより成るケー
ト電極（５）を形成する。
次に第１図Ｂに不すように、１回目のイオン注入として
、ヒ素Ａｓの注入を２ｂＫ ｆ３Ｖ、 ５ Ｘ １０１
５／ ｏｉの条件で行なう、このイオン注入は、第２図
の曲線Ａに示すように、不純物濃度のピークが表面がら
約１９０人の深さに位置するような条件で行ったもので
ある。
、ヒ素Ａｓの注入を２ｂＫ ｆ３Ｖ、 ５ Ｘ １０１
５／ ｏｉの条件で行なう、このイオン注入は、第２図
の曲線Ａに示すように、不純物濃度のピークが表面がら
約１９０人の深さに位置するような条件で行ったもので
ある。
次に第１図Ｃに示すように、２回目のイオン注入として
、ヒ素Ａｓの注入を７０Ｋ ｅＶ、５ Ｘ ＩＱＬ５／
ｃｄの条件で行って、ソース領域（６１とドレイン領
域（７）を形成する。このイオン注入は、第２図の曲線
Ｂに示すように、不純物ａ度のピークが表面から約４１
０人の深さに位置するような条件で行ったものである。
、ヒ素Ａｓの注入を７０Ｋ ｅＶ、５ Ｘ ＩＱＬ５／
ｃｄの条件で行って、ソース領域（６１とドレイン領
域（７）を形成する。このイオン注入は、第２図の曲線
Ｂに示すように、不純物ａ度のピークが表面から約４１
０人の深さに位置するような条件で行ったものである。
上述した本発明に係る２回のイオン注入を行なうことに
より、第２図の曲線Ｃにボすように、不純物濃度の総和
は、厚さ５００人の多結晶Ｓｉ層（３）の深さ方向につ
いて１０”／ＣＩ！以上の濃度で均一に近くなっている
ことがわかる。また、ソース領域（６）とドレイン領域
（７）のシート抵抗ρ３を測定したところ、７００Ω／
口であり、従来例の１２００Ω／口と比べて小さくなっ
て”いることがわかる。
より、第２図の曲線Ｃにボすように、不純物濃度の総和
は、厚さ５００人の多結晶Ｓｉ層（３）の深さ方向につ
いて１０”／ＣＩ！以上の濃度で均一に近くなっている
ことがわかる。また、ソース領域（６）とドレイン領域
（７）のシート抵抗ρ３を測定したところ、７００Ω／
口であり、従来例の１２００Ω／口と比べて小さくなっ
て”いることがわかる。
次に第１図りにボすように、５ｔ（ｈ層及びＰＳＧ層よ
り成るキャンピング層（８）を形成した後、６００℃〜
８５０℃の条件で活性化アニールを施す。９００℃以上
にすると、ヒ素がチャンネル領域にも拡散するので好ま
しくない、この後の上程は従来例と同様である。
り成るキャンピング層（８）を形成した後、６００℃〜
８５０℃の条件で活性化アニールを施す。９００℃以上
にすると、ヒ素がチャンネル領域にも拡散するので好ま
しくない、この後の上程は従来例と同様である。
（発明の効果〕
本発明によれば、′ａｌｌ＊トランジスタの不純物領域
の濃度を略均−に形成することができ、従ってシート抵
抗を低くすることが可能になる。
の濃度を略均−に形成することができ、従ってシート抵
抗を低くすることが可能になる。
第１図Ａ−Ｌ）は実施例の工程図、第２図は実施例に係
る多結晶Ｓｔ層の深さに対するＡｓの濃度を測定したグ
ラフ、第３図は従来例に係る多結晶Ｓｔ層の深さに対す
るＡ３の濃度を測定したグラフである。 （１１はＳｉ基板、（２）は５ｉ０２層、（３）は多結
晶ｓｔｙ！、（４）はゲート酸化膜、（５）はゲート電
極、（６）はソース領域、（７）はドレイン領域、（８
）はキャンピング層である。
る多結晶Ｓｔ層の深さに対するＡｓの濃度を測定したグ
ラフ、第３図は従来例に係る多結晶Ｓｔ層の深さに対す
るＡ３の濃度を測定したグラフである。 （１１はＳｉ基板、（２）は５ｉ０２層、（３）は多結
晶ｓｔｙ！、（４）はゲート酸化膜、（５）はゲート電
極、（６）はソース領域、（７）はドレイン領域、（８
）はキャンピング層である。
Claims (1)
- 【特許請求の範囲】 半導体薄膜に該半導体薄膜の表面近傍に不純物濃度の
ピークが位置するエネルギーによるイオン圧入を行う工
程と、 上記半導体薄膜に１／２以上の深さに不純物濃度のピー
クが位置するエネルギーによるイオン注入を行う工程 を有して、不純物領域を形成することを特徴とする薄膜
トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10537887A JPS63271972A (ja) | 1987-04-28 | 1987-04-28 | 薄膜トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10537887A JPS63271972A (ja) | 1987-04-28 | 1987-04-28 | 薄膜トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271972A true JPS63271972A (ja) | 1988-11-09 |
Family
ID=14406019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10537887A Pending JPS63271972A (ja) | 1987-04-28 | 1987-04-28 | 薄膜トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997049120A1 (en) * | 1996-06-21 | 1997-12-24 | Advanced Micro Devices, Inc. | Dopant profile spreading for arsenic source/drain |
| JP2002353462A (ja) * | 2001-05-28 | 2002-12-06 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| JP2007294950A (ja) * | 2006-04-21 | 2007-11-08 | Internatl Business Mach Corp <Ibm> | 深い接合のシリコン・オン・インシュレータ・トランジスタの形成方法 |
-
1987
- 1987-04-28 JP JP10537887A patent/JPS63271972A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997049120A1 (en) * | 1996-06-21 | 1997-12-24 | Advanced Micro Devices, Inc. | Dopant profile spreading for arsenic source/drain |
| US5789802A (en) * | 1996-06-21 | 1998-08-04 | Advanced Micro Devices, Inc. | Dopant profile spreading for arsenic source/drain |
| JP2002353462A (ja) * | 2001-05-28 | 2002-12-06 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| JP2007294950A (ja) * | 2006-04-21 | 2007-11-08 | Internatl Business Mach Corp <Ibm> | 深い接合のシリコン・オン・インシュレータ・トランジスタの形成方法 |
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