JPH03272182A

JPH03272182A - 半導体装置の製造方法

Info

Publication number: JPH03272182A
Application number: JP7418090A
Authority: JP
Inventors: Katsuya Ishikawa; 克也石川
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体基板上にＭＯＳ）ランジスタを備え
た半導体装置の製造方法に関するものである。

〔従来の技術〕

従来の半導体装置の製造方法を第４図に基づいて説明す
る。

第４図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
示す工程順断面口である。

第４Ｖ（ａ）に示すように、シリコン基板１　（１，０
０面に形成されたＰ型ウェル領域）に、Ｌ　ＯＣＯＳ法
により、素子分離領域２が形成され、ＬＰＣＶＤ法によ
り、ゲート酸化膜３が形成され、さらにゲート酸化膜３
上にポリシリコン膜からなるゲート電極４が形成される
。

そしてゲート電極４をマスクとして用い、ドーズ量約Ｉ
　Ｘ　１０１３ｃｍ−”のＰ９を注入することにより、
注入層１３（ｎ−−Ｐ注入層）が形成され次に第４図（
ｂ）に示すように、ゲート電極４．注入層Ｉ３上に酸化
膜（図示せず）を堆積し、この酸化膜を異方性のドライ
エツチングにより、エツチングすることによって、ゲー
ト電極４の側壁にサイドウオール酸化膜１４が形成され
る。

そして、このサイドウオール酸化膜１４をマスクとして
用い、ドーズ量約５　Ｘ　１０”ｃｍ−”のＡｓ”″を
注入することにより、ＭＯＳ）ランジスタのドレインお
よびソースとなる注入層１５（ｎ’Ａｓ注入層）が形成
される。

その後第４図（Ｃ）に示すように、素子分離領域２ゲー
ト電極４およびサイドウオール酸化膜１４上に眉間絶縁
膜１１が形成される。

このように従来のＭＯＳトランジスタは、ソースおよび
ドレインの構造をＬＤＤ（Ｌｉｇｈｔ・Ｄｏｐｅｄ・Ｄ
ｒａｉｎ）構造とすることで、ドレイン付近の電界を緩
和し、ホットエレクトロン耐性を向上させている。

このような従来の半導体装置の製造方法においては、ソ
ースおよびドレインとなる注入層１３゜１５　（ｎ−−
Ｐ注入層、ｎ”−Ａｓ注入層）を制御性良く形成するこ
とが最も重要である。

なおこの従来例は従来の半導体装置の製造方法をＮチャ
ンネルＭＯＳ１−ランジスタに適用した例であるが、Ｐ
チャンネルＭＯＳ）ランジスタを形成する場合は、シリ
コン基板■のｎウェル領域を用い、かつ第４図（ｂ）の
工程において、Ａｓ”を注入する代わりに、ＢＦ２”を
注入することより、ドレインおよびソースとして、ｐ’
　　ＢＦ２注大層が形成される。

〔発明が解決しようとする課題〕

しかしながら半導体装置の高集積化に伴い、ＭＯＳトラ
ンジスタのゲート長（ゲート電極４の幅）が微細になる
に伴い、ＭＯＳトランジスタのソースおよびドレインと
なる注入層の形成を制御することが困難になってきてい
る。

例えば従来例のＮチャンネルＭＯ３ｌ−ランジスタにお
いては、Ｌ　Ｄ　Ｄ構造の注入層１３（ｎＰ注入Ｎ）を
形成することによって、ホットエレクトロン耐性を向上
させているが、このような注入層１３および注入層１５
（ｎ”″−Ａｓ注入層）の二層の組み合わせからなる不
純物プロファイルでは、ゲート長の微細化にともない、
チャンネル長（ソースおよびドレイン間の距離）の制御
が困難となってきおり、ホットエレクトロン耐性の向上
が困難となってきている。

またＰチャンネルＭＯ３）ランジスタにおいては、注入
層の形成の際、ゲート電極の側壁に形成したサイドウオ
ール酸化膜により、Ｂ′″の拡散を制御するが、Ｂ゛の
拡散係数は、前述のＮチャンネルＭＯ３）ランジスタの
注入層１３．１５の形成のために注入されるＰおよびＡ
ｓの拡散係数に比べて非常に大きいため、ゲート長が微
細になるに伴い、チャンネル長の制御が非常に困難にな
ってきている。

さらにこのような従来の半導体装置の製造方法において
は、ドレインおよびソースとなる注入層の形成のために
不純物を注入する際、サイドウオール酸化膜１４をマス
クとして用いるため、このサイドウオール酸化膜１４中
にも、高濃度の不純物が注入されることとなる。その結
果サイドウオール酸化膜１４の膜質に劣化が生しるとい
う問題があった。

またサイドウオール酸化膜１４と、この表面に形成され
る層間絶縁膜１４との膜質の違いにより、サイドウオー
ル酸化１１１１４に結晶欠陥が生じるという問題があっ
た。

この発明の目的は、上記問題点に鑑み、ゲート長が微細
化しても、チャンネル長を制御でき、かつホットエレク
トロン耐性を向上することができる半導体装置の製造方
法を提供するものである。

〔課題を解決するための手段〕

請求項（１）記載の半導体装置の製造方法は、半導体基
板上にゲート電極を形成する工程と、このゲート電極を
覆うように第１の絶縁膜を形成する工程と、この第１の
絶縁膜上に第２の絶縁膜を形成する工程と、ゲート電極
上に形成した第１の絶縁膜が表出するまで第２の絶縁膜
をエッチバックする工程と、ゲート電極を覆う第１の絶
縁膜をエツチングする工程と、ゲート電極の表面に酸化
膜を形成する工程と、この酸化膜および第２の絶縁膜を
マスクとして、半導体基板をエツチングすることにより
、ゲート電極の端下の半導体基板に溝を形成する工程と
、この溝に導電膜を埋め込む工程と、第２の絶縁膜と酸
化膜とを除去する工程と、溝に形成した導電膜中に不純
物をイオン注入する工程と、第１の絶縁膜を除去する工
程と、半導体基板中に不純物をイオン注入する工程と、
半導体基板を熱処理することにより、導電膜中の不純物
と、ソースおよびドレインとなる注入層中の不純物とが
ゲート電極の端下にオーバラップするように拡散させる
工程とを含む。

請求項（２）記載の半導体装置の製造方法は、半導体基
板上にゲート電極を形成する工程と、このゲート電極を
覆うように第１の絶縁膜を形成する工程と、この第１の
絶縁膜上に第２の絶縁膜を形成する工程と、ゲート電極
上に形成した第１の絶縁膜が表出するまで第２の１！！
縁膜をエッチバックする工程と、ゲート電極を覆う第１
の絶縁膜をエツチングする工程と、ゲート電極の表面に
酸化膜を形成する工程と、この酸化膜および第２の絶縁
膜をマスクとして、ゲート電極の端下の半導体基板中に
不純物をイオン注入する工程と、第１の絶縁膜と第２の
絶縁膜と酸化膜とを除去する工程と、半導体基板中に不
純物をイオン注入する工程と、半導体基板を熱処理する
ことにより、ゲート電極の端下に注入した不純物と、ソ
ースおよびドレインとなる注入層中の不純物とがゲート
電極の端下にオーバラップするように拡散させる工程と
を含む。

〔作用〕

請求項（１）記載の構成によれば、ゲート電極の端下の
半導体基板に溝を形成し、この溝中に埋め込んだ導電膜
に不純物をイオン注入し、さらに半導体基板中に不純物
をイオン注入してソースおよびドレインとなる注入層を
形成した後、熱処理を行う際に、拡散長の小さい導電膜
からの不純物拡散を制御することによって、ゲート長の
微細なＭＯＳトランジスタにおいても、チャンネル長の
制御性に優れることができる。

また従来のようにゲート電極の側壁に形成されるサイド
ウオール酸化膜が不必要となるため、このサイドウオー
ル酸化膜の劣化およびサイドウオール酸化膜によるソー
ス、ドレインへのストレスをなくすことができる。

請求項（２）記載の構成によれば、ゲート電極の端下の
半導体基板中のみに予め不純物をイオン注入し、さらに
半導体基板中に不純物をイオン注入してソースおよびド
レインとなる注入層を形成することによりゲート電極の
端下の不純物濃度を高濃度とし、熱処理を行う際に、こ
の高濃度の不純物領域からの不純物拡散を制御すること
によって、ゲート電極の端下付近の不純物濃度分布をな
だらかにすることができる。

１［実施例］この発明の一実施例を第１図ないし第３図に基づいて説
明する。

第１図（ａ）〜（ロ）は、この発明の第１の実施例の半
導体装置の製造方法をＮチャンネルＭＯ３）ランジスタ
に適用した例を示す工程順断面図である。

第１図（ａ）に示すように、シリコン基板１　（１００
）面のＰ型ウェル領域）に、ＬＯＣＯ３法により素子分
離領域２を形成し、また厚さ約１５０人のゲート酸化膜
３を形成する。このゲート酸化膜３上に、Ｌ　Ｐ　ＣＶ
　Ｄ法（減圧ＣＶＤ法）により厚さ約６０００人のポリ
シリコン膜（図示せず）を堆積させ、このポリシリコン
膜をドライエツチングにより配線形状にエツチングして
、ゲート電極４を形成する。

次に第１図ω）に示すように、素子骨１ｉ１１　ＩＮ域
２ゲート酸化膜３およびゲート電極４上に、ＬＰＣＶＤ
法により、第１の絶縁膜となる膜厚約２０００Ａの窒化
膜５を形成し、そしてこの窒化膜５上に、第２の絶縁膜
となる厚み約８０００人の酸化膜２（図示せず）を堆積した後、ゲート電極４上に形成した
窒化膜５が表出するまで、酸化膜をエッチバックするこ
とにより、酸化膜６を形成する。

次に第１図（Ｃ）に示すように、ゲート電極４を覆う窒
化膜５を異方性のドライエツチングにより、エツチング
する。

その後、ゲート電極４の表面を酸化させて、厚み約３０
０人のポリシリコン酸化膜７を形成する。

次に第１図（ｄ）に示すように、酸化膜６およびポリシ
リコン酸化膜７をマスクとして、異方性のドライエツチ
ングにより、シリコン基板１に深さ約８０００人程度の
溝８を形成する。

次に第１図（ｅ）に示すように、溝８にポリシリコン（
図示せず）を堆積した後、このポリシリコンをシリコン
基板１の表面までエッチバックして、埋め込みポリシリ
コン膜９（導電膜）を形成する。

そして酸化膜６およびポリシリコン酸化膜７をウェット
エツチングにより除去した後、窒化膜５をマスクとして
用い、埋め込みポリシリコン膜９中に、ドーズ量５Ｘ　
１０”ｃｍ−”程度のＡｓ（ヒ素）をイオン注入（矢印
Ａ）する。

次に第１図（ｆ）に示すように、窒化膜５を除去した後
、シリコン基板１中に、ドーズ量５Ｘ１０”ｃｍ−２程
度のＡｓ（ヒ素）をイオン注入（矢印Ｂ）し、ソースお
よびドレインとなる注入層１０を形成する。

次に第１同（のに示すように、窒素雰囲気中、温度９０
０°Ｃで約３０分間のアニール処理を行うことにより、
注入層１０中の不純物（Ａｓ）を活性化させ、ゲート電
極４の端下にオーバラップするように拡散させる。

この際、埋め込みポリシリコン膜９にイオン注入した不
純物（Ａ　ｓ　）も拡散するが、埋め込みポリシリコン
膜９からの不純物拡散は、通常のシリコン基板１中の不
純物拡散に比較すると、拡散長が小さい。したがってア
ニール処理における温度および処理時間等を制御し、拡
散長の小さい埋め込みポリシリコン膜９からの不純物の
拡散を制御することによって、ゲート長の微細なＭＯＳ
）ランジスタにおいても、チャンネル長を制御すること
ができ、かつ闇値電圧Ｖア制御をすることができる。

次に第１図（ロ）に示すように、全面にＣＶＤ法により
、ＢＰＳＧ等を約８００ＯＡ堆積させることによって層
間絶縁膜１１を形成する。

このようにゲート電極４の端下に、埋め込みポリシリコ
ン膜９を形威し、この埋め込みポリシリコン膜９にＡｓ
（ヒ素）等の不純物をイオン注入し、ソースおよびドレ
インとなる注入層１０を形威した後に、アニール処理を
行い、埋め込みポリシリコンＭ９からの不純物の拡散を
制御することにより、チャネル長を制御することができ
る。

またＰチ゛ヤンネルＭＯ３Ｉ−ランジスタの不純物とな
るホウ素（Ｂ）は、拡散係数が大きいため、この不純物
をイオン注入して、ゲート長の微細なＭＯＳ）ランジス
タを形成することは困難であるが、上述の方法を用いる
と、例えばゲート長が０゜６μｍ程度しかないものを形
威した場合でも、チャンネル長を制御することができ、
閾値電圧■。

を制御することができる。

５第２図（ａ）〜（ｇ）はこの発明の第２の実施例の半導
体装置の製造方法をＮチャンネルＭＯＳトランジスタに
適用した例を示す工程順断面図である。

第２１Ｍ（ａ）に示すように、シリコン基板１　（１０
０面のＰ型ウェル領域）に、ＬＯＣＯ３法により素子分
離領域２を形威し、また厚さ約１５０人のゲート酸化膜
３を形成する。このゲート酸化膜３上に、ＬＰＣＶＤ法
（減圧ＣＶＤ法）により、厚さ約６０００人のポリシリ
コン膜（開示せず）を形威し、このポリシリコン膜をド
ライエツチングにより、配線形状にエツチングして、ゲ
ート電極４を形威する。

次に第２図（ｂ）に示すように、素子分離領域２゜ゲー
ト酸化膜３およびゲート電極４上に、ＬＰＣＶＤ法によ
り、第１の絶縁膜となる膜厚約２０００人の窒化膜５を
形威し、そしてこの窒化膜５上に、厚み約８０００人の
酸化膜（図示せず）を堆積した後、ゲート電極４上に形
成した窒化膜５が表出するまで、酸化膜をエッチバック
することにより、第２の絶縁膜となる酸化膜６を形威す
る。

６次に第２１Ｍ（Ｃ）に示すように、ゲート電極４を覆う
窒化膜５を異方性のドライエツチングにより、シリコン
基板１の表面までエツチングする。

その後、ゲート電極４の表面を酸化させて、厚み約３０
０人のポリシリコン酸化膜７を形威する。

次に第２図（ｄ）に示すように、酸化膜６およびポリシ
リコン酸化膜７をマスクとして用い、ドーズ量５　Ｘ　
１０”ｃｍ−”程度のＡｓ（ヒ素）をイオン注入（矢印
Ａ）Ｌ、シリコン基板１中にｎ”−Ａｓ注入層１２を形
威する。

次に第２ｒｌ（ｅ）に示すように、ウェットエツチング
により、酸化膜６．窒化膜５およびポリシリコン酸化膜
７を除去し、さらにゲート酸化膜３を配線形状にエツチ
ングする。

その後、ＭＯＳ）ランジスタのソースおよびドレインの
形威のため、ゲート酸化膜３を介してシリコン基板１中
に、ドーズ量５Ｘ１０１５ｃｍ−”程度のＡｓ（ヒ素）
をイオン注入（矢印Ｂ）Ｌ、ソースおよびドレインとな
る注入層１０を形威する。

この際、第２図（ｄ）に示す工程において、ｎ　゛Ａｓ
注入層１２を形成し、さらに第２図（ｅ）に示す工程に
おいて、注入１ｔｉｌＯを形成することにより、ゲート
電極３の端下には、高濃度不純物（Ａｓ）領域（図示せ
ず）が形成される。

次に第２図（ｆ）に示すように、窒素雰囲気中、温度９
００　’Ｃで約３０分間のアニール処理を行うことによ
り、ｎ”−Ａｓ注入１１１２中の不純物と、ソースおよ
びドレインとなる注入層１０中の不純物とを活性化させ
、ゲート電極４の端下にオーパラシブするように拡散さ
せる。

この際、ゲート電極３の端下に形威した高濃度の不純物
領域（ｎ”−Ａｓ注入層１２）からの拡散を制御するこ
とにより、チャンネル長を制御する。

次に第２図（ｈ）に示すように、ＣＶＤ法により、ＢＰ
ＳＧを約８０００人堆積させ、層間絶縁膜１１を形威す
る。

このようにゲート電極３の端下に予め、不純物をイオン
注入することによりｎ”−Ａｓ注入層１２を形威し、さ
らにソースおよびトレインとなるン主入層１０の形成の
ために不純物をイオン注入することによりゲート電極３
の端下に高濃度不純物領域を形成し、この高濃度不純物
の拡散の制御により、ＭＯＳ）ランジスタのチャンネル
長を制御する。

なお第１および第２の実施例において、第４図に示す従
来のようなサイドウオール酸化膜１４の形成が不必要と
なるため、このサイドウオール酸化膜の劣化およびサイ
ドウオール酸化膜によるソース、ドレインへのストレス
をなくすことができる。

また第１および第２の実施例においては、Ｎチャンネル
ＭＯＳトランジスタに適用した例を説明したが、Ｐチャ
ンネルＭＯ３）ランジスタを製造する場合は、シリコン
基板１のｎ型ウェル領域を用い、不純物としてＡｓの代
わりにＢＦ、をイオン注入すれば良い。

第３図はこの発明の第２の実施例の半導体装置の製造方
法を適用したＮチャンネルＭＯＳ）ランジスタおよび従
来例のゲート電極の付近の不純物９濃度分布を示す同である。

第３図において、縦軸は不純物濃度の対数目盛り〔単位
は任意〕を示し、横軸はゲート電極の端部からゲート電
極の中央部までの位置を示す。

また破線Ｘは、この発明の第２の実施例の半導体装置の
製造方法を適用したＭＯＳ）ランジスタのゲート電極の
端部の不純物濃度分布曲線、実線Ｙは従来のＭＯＳ）ラ
ンジスタのゲート電極の端部の不純物濃度分布曲線を示
す。

第２図から明らかなように、従来例の不純物濃度（実線
Ｙ）は、ゲート電極の端部から中央部にかけて、急激に
変化しているのに対し、第２の実施例の不純物濃度（破
線Ｘ）は、ゲート電極の端部から中央部にかけて緩やか
に低下している。したがって第２の実施例のゲート電極
に電圧を印加した場合、このゲート電極の端下での電界
の勾配を緩和することができ、ホットエレクトロン耐性
を向上させることができる。

〔発明の効果〕

請求項（１）記載の構成によれば、ゲート電極の端０下の半導体基板に溝を形威し、この溝中に埋め込んだ導
電膜に不純物をイオン注入し、さらに半導体基板中に不
純物をイオン注入してソースおよびドレインとなる注入
層を形成した後、熱処理を行う際に、拡散長の小さな導
電膜からの不純物拡散を制御することよって、ゲート長
の微細なＭＯＳトランジスタにおいても、チャンネル長
の制御性に優れることができる。

その結果、例えばイオン注入する不純物となるホウ素の
拡散係数が大きいために拡散を制御することが困難であ
り、したがって微細なゲート長を有するものを形成する
ことが困難となっていたＰチャンネルＭＯ３）ランジス
タにおいても、上述導電膜からの不純物拡散を制御する
ことにより、チャンネル長を制御でき、ゲート長を微細
化することができる。

また従来のようにゲート電極の側壁に形成されるサイド
ウオール酸化膜が不必要となるため、このサイドウオー
ル酸化膜の劣化およびサイドウオール酸化膜によるソー
ス、ドレインへのストレスによる結晶欠陥をなくすこと
ができる。

請求項（２）記載の構成によれば、ゲート電極の端下の
半導体基板中のみに予め不純物をイオン注入し、さらに
半導体基板中に不純物をイオン注入してソースおよびド
レインとなる注入層を形成することによりゲート電極の
端下の不純物濃度を高濃度とし、熱処理を行う際に、こ
の高濃度不純物領域からの不純物拡散を制御することに
よって、チャンネル長の制御性に優れることができ、ソ
ースおよびトレイン付近の不純物濃度分布をなだらかに
することができる。

その結果、例えばゲート長の微細なＮチャンネルＭＯＳ
）ランジスタにおいても、ゲート電極の端下の電界の勾
配を緩和することができ、ホットエレクトロン耐性を向
上させることができる。

【図面の簡単な説明】

第１図（ａ）〜（５）は、この発明の第１の実施例の半
導体装置の製造方法をＮチャンネルＭＯ３）ランジスタ
に適用した例を示す工程順断面図、第２図（ａ）〜（８
）はこの発明の第２の実施例の半導体装置の製造方法を
ＮチャンネルＭＯ３）ランジスタに適用した例を示す工
程順断面図、第３図はこの発明の第２の実施例の半導体
装置の製造方法を適用したＮチャンネルＭＯ３Ｉ−ラン
ジスタおよび従来例のゲート電極の付近の不純物濃度分
布を示す図、第４図（ａ）〜（Ｃ）は従来の半導体装置
の製造方法を示す工程順断面図である。１・・・半導体基板、４・・・ゲート電極、５・・・窒
化膜（第１の絶縁膜）、６・・・酸化膜（第２の絶縁膜
）、８・・・溝、９・・・埋め込みポリシリコン膜（導
電膜）、１０・・・注入層（ソースおよびドレインとな
る注入層）３・・・半導体基板・・・ゲート電極・・・窒化膜（第・−・酸化膜（第１の絶縁膜）２の絶縁膜）０・・・注入層（ソースおよびドレインとなる圧入１５）第２図 ◆ ◆ ψ ↓ 場 ◆ 「−一へ１２第４図第図げ゛−Ｙ唱刃植刃植刃−１−嘩１鈑中欠舒

Claims

【特許請求の範囲】

（１）半導体基板上にゲート電極を形成する工程と、このゲート電極を覆うように第１の絶縁膜を形成する工
程と、この第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記ゲート電極上に形成した前記第１の絶縁膜が表出す
るまで前記第２の絶縁膜をエッチバックする工程と、前記ゲート電極を覆う前記第１の絶縁膜をエッチングす
る工程と、前記ゲート電極の表面に酸化膜を形成する工程と、この酸化膜および前記第２の絶縁膜をマスクとして、前
記半導体基板をエッチングすることにより、前記ゲート
電極の端下の前記半導体基板に溝を形成する工程と、この溝に導電膜を埋め込む工程と、前記第２の絶縁膜と前記酸化膜とを除去する工程と、前記溝に形成した導電膜中に不純物をイオン注入する工
程と、前記第１の絶縁膜を除去する工程と、前記半導体基板中に不純物をイオン注入することにより
、ソースおよびドレインとなる注入層を形成する工程と
、前記半導体基板を熱処理することにより、前記導電膜中
の不純物と、前記ソースおよびドレインとなる注入層中
の不純物とが前記ゲート電極の端下にオーバラップする
ように拡散させる工程とを含む半導体装置の製造方法。
（２）半導体基板上にゲート電極を形成する工程と、このゲート電極を覆うように第１の絶縁膜を形成する工
程と、この第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記ゲート電極上に形成した前記第１の絶縁膜が表出す
るまで前記第２の絶縁膜をエッチバックする工程と、前記ゲート電極を覆う前記第１の絶縁膜をエッチングす
る工程と、前記ゲート電極の表面に酸化膜を形成する工程と、この酸化膜および前記第２の絶縁膜をマスクとして、前
記ゲート電極の端下の前記半導体基板中に不純物をイオ
ン注入する工程と、前記第１の絶縁膜と前記第２の絶縁膜と前記酸化膜とを
除去する工程と、前記半導体基板中に不純物をイオン注入することにより
、ソースおよびドレインとなる注入層を形成する工程と
、前記半導体基板を熱処理することにより、前記ゲート電
極の端下に注入した不純物と、前記ソースおよびドレイ
ンとなる注入層中の不純物とが前記ゲート電極の端下に
オーバラップするように拡散させる工程とを含む半導体
装置の製造方法。