KR101567738B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘 기판(1)에 열산화를 실시하여, 제1 영역과 제2 영역에 각각 제1 게이트 산화막(11)을 형성하는 공정과, 제1 게이트 산화막(11) 상에 CVD 산화막(11)을 형성하는 공정과, CVD 산화막(11)과 제1 게이트 산화막(11)을 통해, 제1 영역과 제2 영역에 각각 불소(F)를 주입하는 공정과, 제2 영역의 제1 게이트 산화막(11) 상으로부터 CVD 산화막(11)을 제거하는 공정과, 제2 영역으로부터 제1 게이트 산화막(11)을 제거하는 공정과, 실리콘 기판(1)에 열산화를 실시하여, 제2 영역에 제2 게이트 산화막(21)을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
실리콘 기판에 형성된 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor : 이하, MOS 트랜지스터라함)에 있어서, 게이트 산화막/실리콘 기판 계면의 상태는, MOS 트랜지스터의 특성을 좌우하므로 중요하다. 게이트 산화막/실리콘 기판 계면에 캐리어 트랩이 존재하면, 이것에 기인하여 이동도의 저하나 1/f 노이즈 증대 등의 문제가 발생한다. 따라서, 가능한 한 캐리어 트랩이 적은 게이트 산화막/실리콘 기판 계면을 형성하는 것이 요구된다.
캐리어 트랩의 대표적인 것으로서 계면 준위가 있다. 계면 준위란, 반도체의 표면에 있어서 금제대 중에 발생하는 준위이며, 결정 원자의 미결합수(즉, 댕글링 본드)에 기인하여 발생하는 것이다. 그로 인해, 계면 준위를 저감하기 위해서는, 댕글링 본드를 종단하는 것이 필요하게 된다.
댕글링 본드를 종단하는 방법으로서는, 결합수를 1개 밖에 갖지 않는 수소나 불소 등을 댕글링 본드에 결합시키는 방법이 일반적이다. 특허문헌 1에는, 게이트 전극으로 되는 폴리 실리콘막 중에 불소를 이온 주입하고, 후의 열 처리에 의해서, 불소를 게이트 산화막 중과 게이트 산화막/실리콘 기판 계면에 도입하는 방법이 기재되어 있다. 또한, 다른 방법으로서 특허문헌 2에는, 게이트 산화막을 형성하기 전에 이온 주입에 의해서 실리콘 기판 중으로 불소를 주입하고, 게이트 산화막을 형성할 때의 열 처리에 의해서, 불소를 게이트 산화막/실리콘 기판 계면과 게이트 산화막 중에 도입하는 방법이 기재되어 있다.
일본 특허 출원 공개 제2004-281692호 공보 일본 특허 출원 공개 제2010-27823호 공보
그런데, 특허문헌 1의 방법에서는, 게이트 산화막의 막 두께가 5[㎚] 이하 정도로 얇은 경우, 게이트 전극(폴리 실리콘막)에 주입된 불소가, 게이트 전극에 이미 도입되어 있는 붕소 등의 다른 불순물을 말려들게 하면서 게이트 산화막 중으로 확산하고, 게이트 산화막으로부터, 게이트 산화막/실리콘 기판 계면으로 확산된다. 이로 인해, 게이트 전극 중에 존재하는 불소 이외의 원소도, 실리콘 기판 측으로 배어 나오는 현상이 일어난다. 이에 의해, MOS 트랜지스터의 임계값 전압의 변동이나 임계값 전압의 편차 증대 등 여러 가지 문제가 발생할 가능성이 있다.
또한, 특허문헌 2의 방법에서는, 실리콘 기판에 불소를 주입하므로, 게이트 전극으로부터의 불순물이 배어 나옴을 방지할 수는 있다. 그러나, 게이트 산화막의 막 두께가 다른 2종류의 MOS 트랜지스터에 있어서는, 게이트 산화막/실리콘 기판 계면으로 도입되는 불소의 양이 2개의 MOS 트랜지스터 사이에서 크게 달라져 버린다는 과제가 있었다. 이 과제에 대해, 도 8의 (a) 내지 도 12의 (b)를 참조하면서 설명한다.
도 8의 (a) 내지 도 12의 (b)는, 종래예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도와, 이 단면도의 제1, 제2 영역에 있어서의 불소의 깊이 방향의 농도 프로파일을 도시하는 도면이다. 도 8 내지 도 12의 각 도 (b)는 본 발명자가 시뮬레이션을 실제로 행하여 얻은 데이터이며, 그 횡축은 실리콘 기판의 표면으로부터의 깊이[㎛]를 나타내고, 그 종축은 불소 농도[㎝-3]를 나타낸다.
도 8의 (a)에서는, 실리콘 기판(101)에 STI(Shallow Trench Isolation) 층(103)을 형성하고, 제1 MOS 트랜지스터가 형성되는 영역(이하, 제1 영역)과, 제2 MOS 트랜지스터가 형성되는 영역(이하, 제2 영역)을 소자 분리한다. 다음에, 실리콘 기판(101) 중으로 불소(F)를 이온 주입한다. 이 이온 주입의 조건은, 예를 들어, 주입에너지가 30keV 정도, 도스량이 5e14[㎝-2] 정도이다. 제1 영역과 제2 영역에 대해서, 불소는 동일한 조건으로 동시에 주입된다. 이로 인해, 도 8의 (b)에 도시한 바와 같이, 제1 영역과 제2 영역 사이에서, 불소의 농도 프로파일은 거의 동일한 형태로 된다.
다음에, 도 9의 (a)에 도시한 바와 같이, 실리콘 기판(101)의 표면을 열산화하여, 제1 영역과 제2 영역에 각각 제1 게이트 산화막(111)을 형성한다. 이때, 실리콘 기판(101)에 주입되어 있던 불소는, 제1 게이트 산화막(111)/실리콘 기판(101) 계면과, 제1 게이트 산화막(111)의 막 중으로 도입된다. 도 9의 (b)에 도시한 바와 같이, 실리콘 기판(101) 중의 불소는, 제1 영역, 제2 영역의 각각에 있어서, 제1 게이트 산화막(111) 중 및 제1 게이트 산화막(111)/실리콘 기판(101) 계면 부근에 편석한다.
다음에, 도 10의 (a)에 도시한 바와 같이, 제1 영역을 덮고, 제2 영역의 상방을 개구하는 형상의 레지스트 패턴(115)을 실리콘 기판(101) 상에 형성한다. 그리고, 이 레지스트 패턴(115)을 마스크로 이용하여, 제1 게이트 산화막(111)을 웨트 에칭한다. 이것에 의해, 제2 영역으로부터 제1 게이트 산화막(111)이 제거되어, 제2 영역의 표면이 노출된 상태로 된다. 제2 영역에서는, 불소를 도입하고 있던 제1 게이트 산화막(111)이 제거되므로, 도 10의 (b)에 도시한 바와 같이, 실리콘 기판(101)의 표면 부근에 있어서의 불소 농도는 현저하게 저하된다.
다음에, 도 11의 (a)에 도시한 바와 같이, 레지스트 패턴을 제거한다. 도 10의 (b) 및 도 11의 (b)를 비교하여 알 수 있는 바와 같이, 레지스트 패턴을 제거해도, 불소의 농도 프로파일은 변화하지 않는다. 그리고, 도 12의 (a)에 도시한 바와 같이, 실리콘 기판(101)의 표면을 다시 열산화하여, 제2 영역에 제2 게이트 산화막(121)을 형성한다. 이때, 실리콘 기판(101) 중의 불소는, 제2 게이트 산화막(121)/실리콘 기판(101) 계면과, 제2 게이트 산화막(121) 중에 도입된다. 그 결과, 도 12의 (b)에 도시한 바와 같이, 제2 영역에 있어서, 불소는 제2 게이트 산화막(121) 중 및 제2 게이트 산화막(121)/실리콘 기판(101) 계면 부근에 편석한다.
여기서, 도 12의 (b)에 도시한 바와 같이, 종래예에서는, 제1 영역의 제1 게이트 산화막(111)/실리콘 기판(101) 계면(이하, 제1 계면) 부근에 있어서의 불소 농도보다도, 제2 영역의 제2 게이트 산화막(121)/실리콘 기판(101) 계면(이하, 제2 계면)에 있어서의 불소 농도의 쪽이 낮아져 버린다. 그 이유는, 실리콘 기판(101)에 주입된 불소는, 그 대부분이 열산화의 공정(도 9의 (a) 참조)에서 제1 게이트 산화막(111) 중으로 도입되기 때문이다. 이 불소를 많이 포함하는 제1 게이트 산화막(111)은, 후의 공정(도 10의 (a) 참조)에서, 제2 영역으로부터 제거되어 버린다.
이로 인해, 제2 영역에 제2 게이트 산화막(121)을 형성할 때에는, 실리콘 기판(101)에 잔류하고 있는 불소의 양은 이미 적어져, 실리콘 기판(101)으로부터, 제2 계면으로 확산하는 불소의 양은 적다. 그래서, 제2 계면 부근에 있어서의 불소 농도는, 제1 계면 부근에 있어서의 불소 농도보다 낮아진다. 제2 계면에 있어서의 불소 농도가 낮으면 제2 계면의 댕글링 본드를 충분히 종단하지 못할 가능성이 있다.
따라서, 본 발명은 이러한 사정을 감안해서 이루어진 것이며, 게이트 산화막의 막 두께 또는 막종이 다른 2종류의 MOS 트랜지스터의 각각에 있어서, 게이트 전극으로부터 게이트 산화막/반도체 기판 계면에 불순물이 도입되는 것을 방지함과 함께, 당해 계면에 있어서 불소를 고농도로 유지하는 것을 가능하게 한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법은, 반도체 기판의 제1 영역에 제1 MOS 트랜지스터를 갖고, 상기 반도체 기판의 제2 영역에 제2 MOS 트랜지스터를 갖는 반도체 장치의 제조 방법이며, 상기 반도체 기판에 열산화를 실시하여, 상기 제1 영역과 상기 제2 영역에 각각 제1 게이트 산화막을 형성하는 공정과, 상기 제1 게이트 산화막 상에 보호막을 형성하는 공정과, 상기 보호막과 상기 제1 게이트 산화막을 통해, 상기 제1 영역과 상기 제2 영역에 각각 불소를 주입하는 공정과, 상기 불소가 주입된 후에, 상기 제2 영역의 상기 제1 게이트 산화막 상으로부터 상기 보호막을 제거하는 공정과, 상기 제2 영역으로부터 상기 제1 게이트 산화막을 제거하는 공정과, 상기 제1 영역에 상기 제1 게이트 산화막이 남겨지고, 또한 상기 제2 영역으로부터 상기 제1 게이트 산화막이 제거된 상태에서, 상기 반도체 기판에 열산화를 실시하여, 상기 제2 영역에 상기 제1 게이트 산화막과는 막 두께 또는 막종류가 다른 제2 게이트 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이러한 제조 방법이라면, 게이트 전극을 개재하지 않고, 반도체 기판에 불소를 직접 주입한다. 이로 인해, 게이트 전극에 포함되는 불순물(즉, 도너 원소 혹은 억셉터 원소)이 불소와 함께 게이트 산화막 중으로 확산되어, 게이트 산화막/반도체 기판 계면에 도입되는 것을 방지할 수 있어, 당해 계면에 불소만을 도입하는 것이 용이해진다. 이것에 의해, MOS 트랜지스터의 임계값 전압의 변동 등을 방지할 수 있다.
또한, 상기의 불소를 주입하는 공정은, 제1 게이트 산화막을 형성하는 공정(도 2의 (a) 참조)과, 제2 게이트 산화막을 형성하는 공정(도 7의 (a) 참조) 사이에서 행한다. 이것에 의해, 반도체 기판에 주입된 불소는, 제1 게이트 산화막을 형성할 때의 열이 아니라, 제2 게이트 산화막을 형성할 때의 열에 의해서 확산된다. 이로 인해, 제1 영역의 제1 게이트 산화막/반도체 기판 계면(즉, 제1 계면)에 있어서의 불소 농도를 높게 유지함과 함께, 제2 영역의 제2 게이트 산화막/반도체 기판 계면(즉, 제2 계면)에 있어서의 불소 농도도 높게 유지할 수 있다. 이것에 의해, 제1 계면과 제2 계면의 각각에 있어서, 댕글링 본드를 충분히 종단할 수 있어, 계면 준위를 저감하는 것이 가능해진다. 또한, 본 발명의 "반도체 기판"으로서는, 예를 들어, 후술하는 실리콘 기판(1)이 해당된다. "보호막"으로서는, 예를 들어, 후술하는 CVD 산화막(13)이 해당된다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 제1 게이트 산화막을 형성한 후에 저압 CVD법으로 실리콘 산화막을 보호막으로서 형성하는 공정을 포함한다. 이러한 제조 방법이라면, 불소를 이온 주입할 때에 발생하는 제1 게이트 산화막의 데미지를 방지할 수 있다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 제2 영역으로부터 상기 제1 게이트 산화막을 제거하는 공정과, 상기 제2 영역에 상기 제2 게이트 산화막을 형성하는 공정 사이에, 상기 제1 영역의 상기 제1 게이트 산화막 상으로부터 상기 보호막을 제거하는 공정을 더 포함하는 것을 특징으로 한다. 이러한 제조 방법이라면, 제2 게이트 산화막을 형성할 때에는, 제1 게이트 산화막 상에는 보호막은 존재하지 않는다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판은 실리콘 기판이며, 상기 제1 게이트 산화막을 형성하는 공정에서는, 상기 제1 게이트 산화막으로서 실리콘 산화막을 형성하고, 상기 보호막을 형성하는 공정에서는, 상기 보호막으로서 저압 CVD법으로 실리콘 산화막을 형성하는 것을 특징으로 한다. 이러한 제조 방법이라면, 제1 게이트 산화막은 열산화로 형성된 실리콘 산화막(즉, 열산화막)이며, 보호막은 저압 CVD법으로 형성된 실리콘 산화막(즉, CVD 산화막)이다. 불화 수소산(즉, 불산)에 의한 에칭 레이트는, 열산화막보다도 CVD 산화막의 쪽이 충분히 크다. 이로 인해, 제1 게이트 산화막에 대해, 보호막을 선택성 높게 에칭해서 제거할 수 있다. 보호막을 제거할 때에, 제1 영역의 제1 게이트 산화막이 감소하는 것을 억제할 수 있다.
본 발명의 일 형태에 따르면, 게이트 산화막의 막 두께 또는 막종류가 다른 2종류의 MOS 트랜지스터의 각각에 있어서, 게이트 전극으로부터 게이트 산화막/반도체 기판 계면에 불순물이 도입되는 것을 방지함과 함께, 당해 계면에 있어서 불소를 고농도로 유지할 수 있다.
도 1은 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그1)이다.
도 2는 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그2)이다.
도 3은 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그3)이다.
도 4는 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그4)이다.
도 5는 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그5)이다.
도 6은 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그6)이다.
도 7은 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그7)이다.
도 8은 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그1)이다.
도 9는 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그2)이다.
도 10은 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그3)이다.
도 11은 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그4)이다.
도 12는 종래예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면(그5)이다.
이하, 본 발명에 의한 실시 형태를 도면을 이용하여 설명한다. 또한, 이하에 설명하는 각 도면에 있어서, 동일한 구성을 갖는 부분에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다.
(1) 제조 방법
도 1의 (a) 내지 도 7의 (b)는, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 공정 순서로 도시한 단면도와, 이 단면도의 제1, 제2 영역에 있어서의 불소의 깊이 방향의 농도 프로파일을 도시한 도면이다. 도 1 내지 도 7의 각 도 (b)는 본 발명자가 시뮬레이션을 실제로 행하여 얻은 데이터이며, 그 횡축은 실리콘 기판(1)의 표면으로부터의 깊이[㎛]를 나타내고, 그 종축은 불소 농도[㎝-3]를 나타낸다.
도 1의 (a)에서는, 먼저 실리콘 기판(1)을 준비한다. 실리콘 기판(1)은, 예를 들어, 베어 웨이퍼이다. 다음에, 실리콘 기판(1)에 필드 산화막(3)을 형성하여, 제1 MOS 트랜지스터가 형성되는 영역(이하, 제1 영역)과, 제2 MOS 트랜지스터가 형성되는 영역(이하, 제2 영역)을 소자 분리한다. 이 실시 형태에서는, 필드 산화막(3)으로서 예를 들어 STI(Shallow Trench Isolation) 층을 형성한다. 또는, 도시하지 않지만, 필드 산화막(3)으로서 LOCOS(local oxidation of silicon) 층을 형성해도 된다. LOCOS층은, LOCOS법으로 형성되는 실리콘 산화막이다. 본 실시 형태에 있어서, 필드 산화막(3)은 소자 분리층으로서 기능하는 것이라면 그 형태는 상관없다.
다음에 도시하지 않지만, 웰 확산층을 형성하기 위해, 또는 MOS 트랜지스터의 임계값 전압을 조절하기 위해, 실리콘 기판(1)에 불순물을 1회 내지 복수 회 이온 주입한다. 목적에 따라서, 도너 원소 혹은 억셉터 원소를 실리콘 기판(1)에 이온 주입한다.
다음에, 도 2의 (a)에 도시한 바와 같이, 실리콘 기판(1)의 표면을 열산화하여, 제1 영역과 제2 영역에 각각 제1 게이트 산화막(11)을 형성한다. 제1 게이트 산화막(11)은 예를 들어 실리콘 산화막이며, 그 막 두께는 예를 들어 7[㎚] 정도이다.
다음에, 도 3의 (a)에 도시한 바와 같이, 저압 CVD(chemical vapor deposition)법에 의해, 실리콘 기판(1) 상에 실리콘 산화막을 퇴적한다. 여기서, 저압 CVD법의 "저압"이란, 성막 처리를 행하는 반응실 내의 압력이 저압인 것을 의미한다. 저압의 범위는, 예를 들어 10~100[Pa]이다. 저압 CVD법으로 퇴적된 실리콘 산화막(이하, CVD 산화막)(13)에 의해, 제1 영역의 제1 게이트 산화막(11)과 제2 영역의 제1 게이트 산화막(11)은 각각 덮인다. CVD 산화막(13)의 두께는, 예를 들어 5~15[㎚] 정도이다. 또한, 도 1의 (b), 도 2의 (b), 도 3의 (b)에 도시한 바와 같이, 이 실시 형태에서는, 실리콘 기판(1)을 준비하고 나서 CVD 산화막(13)을 형성할 때까지의 동안은, 실리콘 기판(1)에는 불소를 주입하고 있지 않다.
다음에, 도 4의 (a)에 도시한 바와 같이, CVD 산화막(13) 및 제1 게이트 산화막(11)을 통해, 실리콘 기판(1) 중에 불소(F)를 이온 주입한다. 이 이온 주입의 조건은, 예를 들어, 주입 에너지가 30keV 정도, 도스량이 5e14[㎝-2] 정도이다. 이것에 의해, 도 4의 (b)에 도시한 바와 같이, 제1 영역과 제2 영역에 각각 불소의 농도 프로파일이 형성된다. 또한, 이 실시 형태에 있어서, 불소는, 실리콘 기판(1)의 제1 영역과 제2 영역에 동일한 조건으로 동시에 주입된다. 이로 인해, 불소의 농도 프로파일은 제1 영역과 제2 영역 사이에서 거의 동일한 형태로 된다.
다음에, 도 5의 (a)에 도시한 바와 같이, 제1 영역을 덮고, 제2 영역의 상방을 개구하는 형상의 레지스트 패턴(15)을 CVD 산화막(13) 상에 형성한다. 그리고, 이 레지스트 패턴(15)을 마스크로 이용하여, CVD 산화막(13)과 제1 게이트 산화막(11)을 웨트 에칭해서 제거한다. 이 웨트 에칭은, 예를 들어 불산 등을 이용하여 행한다. 이것에 의해, 제1 영역에는 제1 게이트 산화막(11)과 CVD 산화막(13)이 남겨지는 한편, 제2 영역으로부터는 CVD 산화막(13)과 제1 게이트 산화막(11)이 제거되어 제2 영역의 표면이 노출된 상태로 된다.
또한 도 5의 (a)에 나타내는 공정에서는, 제1 게이트 산화막(11)과 레지스트 패턴(15) 사이에 CVD 산화막(13)이 개재되어 있다. 이로 인해, 제1 게이트 산화막(11)이, 레지스트 패턴(15)에 포함되어 있는 유기물로 오염되는 것을 방지할 수 있다. 또한, 불소는, 실리콘 기판(1) 중에 주입되어 있다. 이로 인해, 도 4의 (b) 및 도 5의 (b)를 비교하여 알 수 있는 바와 같이, 제2 영역으로부터 제1 게이트 산화막(11)을 제거해도, 불소의 농도 프로파일은 변화하지 않는다.
다음에, 도 6의 (a)에 도시한 바와 같이, 레지스트 패턴을 제거한다. 그리고, 제1 영역의 제1 게이트 산화막(11) 상에 남아 있던 CVD 산화막을 웨트 에칭해서 제거한다. 이 웨트 에칭은, 예를 들어 불산 등을 이용하여 행한다. 이것에 의해, 제1 영역에서는, 제1 게이트 산화막(11)이 노출된 상태로 된다.
또한, 제1 게이트 산화막(11)은 열산화로 형성된 실리콘 산화막(즉, 열산화막)이다. 불산에 의한 에칭 레이트는 열산화막보다도 CVD 산화막 쪽이 크다. 이로 인해, 도 6의 (a)에 나타내는 공정에서는, 제1 게이트 산화막(11)에 대해, CVD 산화막(13)을 선택성 높게 에칭하여 제거할 수 있다. 이것에 의해, 제1 게이트 산화막(11)의 막이 감소하는 것을 억제할 수 있다. 또한 도 5의 (b) 및 도 6의 (b)를 비교하여 알 수 있는 바와 같이, 제1 영역으로부터 CVD 산화막(13)을 제거해도, 불소의 농도 프로파일은 변화하지 않는다.
다음에, 도 7의 (a)에 도시한 바와 같이, 실리콘 기판(1)의 표면을 다시 열산화하여, 제2 영역에 제2 게이트 산화막(21)을 형성한다. 제2 게이트 산화막(21)은 예를 들어 실리콘 산화막이며, 그 막 두께는 예를 들어 3[㎚] 정도이다. 여기서, 본 실시 형태에서는, 제2 게이트 산화막(21)을 형성할 때의 열에 의해, 제1 영역과 제2 영역에 주입되어 있던 불소가 동시에 확산된다. 그리고, 제1 영역에 주입되어 있던 불소의 일부가, 제1 게이트 산화막(11)/실리콘 기판(1) 계면과, 제1 게이트 산화막(11) 중으로 도입된다. 또한, 제2 영역에 주입되어 있던 불소의 일부가, 제2 게이트 산화막(21)/실리콘 기판(1) 계면과, 제2 게이트 산화막(21) 중으로 도입된다.
이와 같이, 제1 영역과 제2 영역에 각각 주입되어 있던 불소는, 제1 게이트 산화막(11)을 형성할 때의 열이 아니고, 제2 게이트 산화막을 형성할 때의 열에 의해서 확산된다. 이로 인해, 도 7의 (b)에 도시한 바와 같이, 제2 게이트 산화막(21)을 형성한 후에도, 제2 게이트 산화막(21) 중의 불소 농도를 높게 유지할 수 있다.
또한, 이 제2 게이트 산화막(21)을 형성할 때에는, 제1 게이트 산화막(11) 상에는 CVD 산화막(13)(도 5의 (a) 참조)은 존재하지 않는다.
또한, 제2 게이트 산화막(21)을 형성할 때에는, 제1 게이트 산화막(11)의 표면이 노출되어 있다. 이로 인해, 예를 들어, 제2 게이트 산화막(21)을 형성할 때의 열산화의 조건(예를 들어, 온도, 시간) 등에 따라서는, 제1 게이트 산화막(11)/실리콘 기판(1) 계면에서 열산화가 진행되는 경우도 있다. 그 경우는, 도시하지 않지만, 제1 게이트 산화막(11)은 후막화된다.
다음에, 도시하지 않지만, 게이트 전극이 되는 폴리 실리콘막을, 실리콘 기판(1)의 전체면에 퇴적시킨다. 폴리 실리콘막의 막 두께는, 예를 들어 250[㎚] 정도이다. 이후는, 일반적인 반도체 제조 프로세스를 이용하여, 게이트 전극의 형성 공정, 소스/드레인 영역의 형성 공정, 배선 및 층간 절연막의 형성 공정을 행한다. 이러한 공정을 거침으로써, 실리콘 기판(1)의 제1 영역에 제1 게이트 산화막(11)을 갖는 제1 MOS 트랜지스터가 완성됨과 함께, 실리콘 기판(1)의 제2 영역에 제2 게이트 산화막(21)을 가지는 제2 MOS 트랜지스터가 완성된다.
(2) 실시 형태의 효과
본 발명의 실시 형태에 따르면, 게이트 전극을 개재하지 않고, 실리콘 기판(1)에 불소를 직접 주입한다. 이로 인해, 게이트 전극에 포함되는 불순물(즉, 도너 원소 혹은 억셉터 원소)이 불소와 함께 게이트 산화막 중에 확산되어, 게이트 산화막/실리콘 기판 계면에 도입되는 것을 방지할 수 있다. 게이트 산화막/실리콘 기판 계면에, 불소만을 도입하는 것이 용이해진다. 이로 인해, 제1, 제2 MOS 트랜지스터의 임계값 전압의 변동 등을 방지할 수 있다.
또한, 상기한 불소를 주입하는 공정은, 제1 게이트 산화막(11)을 형성하는 공정(도 2의 (a) 참조)과, 제2 게이트 산화막(21)을 형성하는 공정(도 7의 (a) 참조) 사이에서 행한다. 이것에 의해, 실리콘 기판(1)에 주입된 불소는 제1 게이트 산화막(11)을 형성할 때의 열이 아니고, 제2 게이트 산화막(21)을 형성할 때의 열에 의해 확산된다. 이로 인해, 제1 영역의 제1 게이트 산화막(11)/실리콘 기판(1) 계면(즉, 제1 계면)에 있어서의 불소 농도를 높게 유지함과 함께, 제2 영역의 제2 게이트 산화막(21)/실리콘 기판(1) 계면(즉, 제2 계면)에 있어서의 불소 농도도 높게 유지할 수 있다. 이것에 의해, 제1 계면과 제2 계면의 각각에 있어서, 댕글링 본드를 충분히 종단할 수 있어 계면 준위를 저감하는 것이 가능해진다.
(3) 기타
또한 상기한 실시 형태에서는, 제1 게이트 산화막(11)과 제2 게이트 산화막(21)이 각각 실리콘 산화막(SiO2)인 경우에 대해 설명했다. 그러나, 본 발명에 있어서, 제1 게이트 산화막(11)과 제2 게이트 산화막(21)은 반드시 실리콘 산화막으로 한정되는 것은 아니다. 제1 게이트 산화막(11)과 제2 게이트 산화막(21)은, 예를 들어 실리콘 산화 질화막(SiON)이어도 된다. 또한, 제1 게이트 산화막(11)의 막종류와 제2 게이트 산화막(21)의 막종류는 동일 종류로 한정되는 것도 아니다. 예를 들어, 제1 게이트 산화막(11)은 실리콘 산화막이며, 제2 게이트 산화막(21)은 실리콘 산화 질화막이어도 된다. 이와 같은 경우도, 상기한 실시 형태와 같은 효과를 발휘한다.
본 발명의 범위는, 도시되어 기재된 예시적인 실시 형태로 한정되는 것이 아니고, 본 발명이 목적으로 하는 것과 균등한 효과를 초래하는 모든 실시 형태도 포함한다. 또한, 본 발명의 범위는, 청구항에 기재되는 발명의 특징의 조합에 한정되는 것이 아니고, 모든 개시된 각각의 특징 중 특정한 특징의 다양한 소망하는 조합 구성에 의해 나타내어 질 수 있는 것을 포함하는 것으로 의도 될 수 있다.
1 : 실리콘 기판
3 : 필드 산화막
11 : 제1 게이트 산화막
13 : CVD 산화막
15 : 레지스트 패턴
21 : 제2 게이트 산화막

Claims (3)

  1. 반도체 기판의 제1 영역에 제1 MOS 트랜지스터를 갖고, 상기 반도체 기판의 제2 영역에 제2 MOS 트랜지스터를 갖는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판에 열산화를 실시하여, 상기 제1 영역과 상기 제2 영역에 각각 제1 게이트 산화막을 형성하는 공정과,
    상기 제1 게이트 산화막 상에 보호막을 형성하는 공정과,
    상기 보호막과 상기 제1 게이트 산화막을 통해, 상기 제1 영역과 상기 제2 영역에 각각 불소를 주입하는 공정과,
    상기 불소가 주입된 후에, 상기 제2 영역의 상기 제1 게이트 산화막 상으로부터 상기 보호막을 제거하는 공정과,
    상기 제2 영역으로부터 상기 제1 게이트 산화막을 제거하는 공정과,
    상기 제1 영역의 상기 제1 게이트 산화막 상으로부터 상기 보호막을 제거하는 공정과,
    상기 제1 영역에 상기 제1 게이트 산화막이 남겨지고, 또한 상기 제2 영역으로부터 상기 제1 게이트 산화막이 제거된 상태에서, 상기 반도체 기판에 열산화를 실시하여, 상기 제2 영역에 상기 제1 게이트 산화막과는 막 두께 또는 막 종류가 상이한 제2 게이트 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판이며,
    상기 제1 게이트 산화막을 형성하는 공정에서는, 상기 제1 게이트 산화막으로서 실리콘 산화막을 형성하고,
    상기 보호막을 형성하는 공정에서는, 상기 보호막으로서, 저압 CVD법으로 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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