KR19990064285A - 도핑된 글라스로부터의 소스/드레인의 형성 - Google Patents

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피터 엔. 데트킨
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Abstract

게이트에 바로 인접하고 더 소량으로 도핑된 소스 및 드레인 팁영역과 게이트로부터 이격되어 있고 더 과잉으로 도핑된 소스 및 드레인 영역의 메인부분을 포함하고 있는 소스 및 드레인 영역을 제조하는 공정. 글라스(2% BSG)의 제1층(16)은 도핑 소스를 팁영역에 제공하는 데 사용되고, 글라스(6% BSG)의 제2층(35)은 소스 및 드레인 영역의 더 과잉으로 도핑된 주요부분에 불순물을 제공하는데 사용된다. 스페이서(31)는 소스 및 드레인 영역의 주요부분으로부터의 팁영역을 정의하는 글라스층사이에 형성된다.

Description

도핑된 글라스로부터의 소스/드레인의 형성
전형적으로, 전계효과 트랜지스터의 형성과정에서, 이온주입법은 소스 및 드레인영역을 게이트와(및/또는, 일부공정에서 게이트 스페이서와) 정합시키는데 사용된다. 그 이온 주입법은 열적 어닐링을 수반하는 실리콘 기판의 결정 구조를 데미지한다. 어닐링을 하는 동안에, 주입된 불순물이 확산되어 소스 및 드레인 영역을 더 깊게한다. 이렇게 더 깊은 영역은 쇼트 채널의 역효과의 제어를 어렵게 만든다. 이상적으로, 효과적인 채널 길이가 0.1μm 이하정도에 있는 쇼트 채널효과를 제어하기 위해, 소스 및 드레인 확산 영역은 매우 얕게 그리고 과잉으로 도핑될 수 있다(예, 0.2-0.5μm 채널 길이 트랜지스터에 대하여 0.05-0.1μm 대 0.2-0.4μm).
비례 주입형 P+접합은 가벼운 붕소(B")이온이 주입동안 채널이고, 또 그 이온이 실리콘 결합을 데미지하여 점결함을 야기하기 때문에 특히 어렵다. 그 점결함은 다음 열적 어닐링동안에 붕소원자의 확산을 상당히 증가시킨다(1000배까지). 따라서, B11과 같은 가벼운 이온과 낮은 에너지 주입에서 조차도, 주입 데미지는 고확산을 야기한다.
이런 문제의 한가지 해결책은 B11주입전에 실리콘 기판을 비결정질로 만드는 것이고, 이것은 채널링을 감소시킨다. 그러나, 실리콘 격자로의 데미지는 주입된 B11의 고확산을 유도하기 때문에, 최종결과는 매우 얕은 프로파일이 아니다.
이런 문제를 해결하는 다른 기술은 게이트(팁 또는 팁영역)에 인접한 소스 및 드레인 영역의 일부를 도핑된 스페이서로부터 확산시키고 소스 및 드레인 영역의 더 과잉으로 도핑된 주요부분을 이온주입에 의해 형성하는 것이다. 이 기술은 소스 및 드레인 영역의 팁영역과 주요부분 모두의 이온주입을 능가하는 잇점을 제공하지만, 소스/드레인 주입으로부터의 주입 데미지는 저하된 쇼트 채널효과를 야기하여 확산 팁영역의 데미지깊이에 여전히 영향을 미친다. 쇼트 채널 효과는 라틱스 출판사에 의해 발행된, 에스. 울프의VLSI 시대의 실리콘 처리권2의 페이지 338에서 시작하는 단락 5.5와 같이, 다수의 공보에 설명되어 있다.
알수 있는 바와 같이, 본 발명은 이온주입없이 매우 얕게 과잉도핑된 소스 및 드레인 확산 영역, 소스 및 드레인 영역의 메인부분 모두의 동시 형성과 폴리실리콘 게이트의 도핑을 가능하게 한다.
본 발명은 전계효과 트랜지스터에 대한 자기정합성 소스 및 드레인 영역을 형성하는 분야에 관한 것이다.
도 1은 p웰로부터 격리된 n웰을 도시한 기판의 단면의 절단 정면도이다. 또한, 폴리실리콘 게이트와 제1 글라스층이 도시되어있다.
도 2는 제1포토레지스트층이 마스크되고 에칭된 후와 n채널 트랜지스터에 대한 팁 영역을 형성하는데 사용된 이온주입단계동안의 도1의 기판을 도시하고 있다.
도 3은 TEOS층과 질화규소층의 형성후의 도2의 기판을 도시하고 있다.
도 4는 질화규소층이 스페이서를 형성하도록 이방성으로 에칭된 후와 기판이 제2 글라스층으로 커버된 후의 도3의 기판을 도시하고 있다.
도 5는 포토레지스트층의 마스킹과 에칭후 그리고 n채널 트랜지스터에 대한 소스 및 드레인 영역의 주요부분을 형성하는데 사용된 이온주입단계 동안의 도4의 기판을 도시하고 있다.
도 6은 p채널 트랜지스터에 대한 소스 및 드레인 영역을 형성하기 위해 글라스층으로부터 붕소 불순물을 확산시킨후의 도5의 기판을 도시하고 있다.
도 7은 n형 불순물이 글라스층으로부터 확산되는 대체 실시예에 대한 도4의 기판을 도시하고 있다.
도 8은 제1 글라스층의 형성에 앞서 도1의 기판에 대한 예비 공정 단계를 도시하고 있다.
도 9는 제1 글라스층의 형성에 앞서 도1의 기판에 대한 다른 예비공정단계를 도시하고 있다.
소스 및 드레인 영역이 게이트와 정합하여 형성된 기판에 전계 효과 트랜지스터를 제조하는 방법이 설명되어 있다. (i)게이트에 직접 인접하게 형성된 소량 도핑 영역 및 (ii)게이트에서 이격된 과잉 도핑 영역을 가지는 불순물의 소스가 사용된다. 이 불순물 소스는 기판 표면상에 형성된다. 불순물은 소량으로 도핑된 소스 및 드레인 팁영역과 소스 및 드레인 영역의 메인부분 모두를 동시에 형성하는 가열단계에서 불순물의 소스로부터 확산된다. 산소 또는 암모니아가 포함될 수 있는 분위기에서 확산된다.
일실시예에서, 붕소는 붕규산염 글라스(BSG)의 두개의 상이한 층으로부터 확산된다. 스페이서는 2%의 BSG층에 증착된 질화규소층을 이방성으로 에칭하여 게이트에 인접하게 형성된다. 그 다음에, 소스 및 드레인 영역의 과잉 도핑 주요부분에 불순물을 제공하기 위해, 스페이서와 2%의 BSG층위에 6%의 BSG층이 형성된다. 그렇지 않고 확산에 역으로 영향을 줄 수 있는 불안정 붕소 혼합물의 형성을 방지하기 위해 양 BSG층은 패턴되기에 앞서 어닐링된다. 급열공정은 기판으로의 불순물을 양 BSG 층으로부터 확산시키는데 사용된다.
일실시예에서, 기판 표면은 실리콘과 같이 무거운 중성화학종에 의해 먼저 데미지되거나, 도핑된 글라스가 기판상에 증착되기 전에 기판내의 붕소의 확산을 증가시키거나 감소시키는데 사용될 수 있는 카본과 같은 중성화학종으로 주입된다. 다른 실시예에서, 5-20Å의 화학적 형성 산화막은 도핑된 글라스의 형성에 앞서 기판상에 형성된다. 이 기술은 나중 형성된 소스 및 드레인 영역의 깊이를 주어진 어닐링 시간과 온도동안에 증가시키거나 감소시키는데 사용될 수 있다.
전계 효과 트랜지스터에 대하여 낮게 데미지된 얕은 소스 및 드레인 영역을 게이트와 정합하게 형성하는 방법 및 구조가 설명되어 있다. 다음 설명에서, 마스킹 및 에칭 단계와 같은 다수의 공지된 단계는 본 발명을 모호하지 않게 하기 위해 상세히 설명되어 있지 않다. 다른예에서, 본 발명의 충분한 이해를 위해 특정 붕소의 불순물 농도등이 설명되어 있다.
도면에 도시된 물질의 여러층은 일정 비율로 도시되어 있지 않다. 오히려, 본 발명을 도면으로 더 이해할 수 있도록 그 층은 명확히 볼 수 있게 되어 있다. 또, 단일 p채널 트랜지스터 및 n채널 트랜지스터를 도시한 기판의 일부분만이 도시되어 있다. 실제로 본 발명은 완전한 집적회로를 제조하는데 사용된다는 것을 알게 된다.
제1실시예에서 본 발명은 특정 외형에 제한되어 있지는 않지만, 1.8볼트 공급으로 동작하는 트랜지스터로 약 0.1μm의 채널길이를 가진 트랜지스터의 제조에 사용된다.
여기서, 도1을 참조하면, n형 전도성 불순물내에 도핑된 웰(n웰(21))과 p형 전도성 불순물로 도핑된 웰 또는 영역(p웰)을 가진 단결정 실리콘 기판(15)의 단면이 도시되어 있다. 도시된 바와 같이, n웰과 p웰 모두 사용되었는지는 본 발명에서는 중요하지 않다. 예를 들어, n웰은 p형 기판에서 직접 형성된 n채널 트랜지스터와 함께 p채널 트랜지스터에 사용될 수 있다.
도 1의 n웰과 p웰은 오목진 격리영역 특히, 트렌치(10)에 의해 서로 격리되어 있다. 또, n웰내에 형성된 p채널 트랜지스터를 서로 격리시키는 다른 격리 트렌치(12)가 n웰(21)내에 있다. 마찬가지로, p웰에 형성된 n채널 트랜지스터를 서로 격리시키기 위해 p웰 내에 형성된 격리 트렌치(13)가 있다. 그 격리 트렌치는 공지된 기술을 사용하여 형성될 수 있다. 실리콘의 국부산화(LOCOS)와 같은 다른 격리기술이 트렌치 대신 사용될 수 있다.
게이트 절연층(기판으로부터 게이트를 절연시키는 고품질의 열적 성장 산화막과 같은)이 기판위에 형성된다. 이 다음에, 폴리결정 실리콘(폴리실리콘)층이 증착되고, 전계효과 트랜지스터에 대한 게이트가 보통의 사진 석판술과 에칭기술을 사용하여 제조된다. 기판으로부터 절연된 두개의 이러한 게이트가 도1에 도시되어 있다. 도시된 바와 같이, n웰위에 형성된 게이트(11)는 p채널 트랜지스터용으로 사용되고; p웰 위에 형성된 또다른 게이트(14)는 n채널 트랜지스터에 사용된다. 그 게이트의 제조전에 전형적으로 사용된 세척단계, 문턱전압을 조절하는 이온주입단계등과 같은 다수의 단계는 설명되어 있지 않다. 또, 확산량을 감소시키는 다른 공정 단계는 도 8 및 도 9와 결부시켜 나중에 설명된다.
게이트(11,14)의 형성 다음에, 붕규산염 글라스(BSG)의 등각층(16)이 전체 기판위에 증착된다. 이 층은 100Å-300Å 두께가 될 수 있다. 일실시예에서의 그 층은 p형 전도성 불순물(붕소)의 2% 함수 등급 농도를 가지고 있다. 그층은 이하 2% BSG층이라 한다. TEOS 또는 실란계 화학물이 2% BSG층을 증착하는데 사용된다. 일실시예에서, 그 층은 400-600℃의 온도에서 형성된다.
그 BSG층(16)이 패터닝에 앞서 조밀해지면 더 균일한 확산이 일어나는 것이 예정되었다. 그 확산이 일어나지 않으면, 포토레지스트에서의 물은 그 글라스내의 B2O3+x와 반응하여 불안정 B2O3-x가 될 수 있다. 포토레지스트와 접촉하기 전에 그층을 어닐링함으로써, 안정한 붕산이 형성되고, 이것은 더 나은 확산소스를 야기한다. 급열 어닐링(RTA)은 15초의 상승, 20초의 일정상태 및 15초의 하락을 가지며, 일실시예에서 사용된다.
이 출원에 설명된 본 발명의 실시예에서, p채널 트랜지스터는 본 발명을 이용하여 형성되지만, n채널 트랜지스터는 공지된 이온주입법을 이용하여 형성된다. 그럼에도 불구하고, n형 주입에 대한 마스킹 단계는 p형 불순물 소스를 확산시키는데 사용되므로, n채널 트랜지스터의 형성이 설명되어 있다.
도 2는 n채널 트랜지스터의 형성에 사용된 두번의 이온주입 단계중 첫번째를 도시하고 있다. 먼저, 포토레지스트층(17)이 기판(15)위에 형성된다. 그층은 소스 및 드레인이 n채널 트랜지스터용으로 사용된 기판영역과, 또, n형 불순물이 웰 탭(20)용으로 사용된 영역을 노출시키기 위해, 공지된 기술에 의해 노출되고 성장되어 마스크된다. 이것은 포토-레지스터(17)는 기판의 소정된 영역을 보호하지만 다른영역은 노출되는 도2에 도시되어 있다. 다음에, 글라스층(16)의 노출된 부분은 포토레지스트부재(17)와 정합하여 에칭된다. 이 에칭단계는 플루오르화 수소(HF)계 용액을 이용한다. 그다음, 그 기판은 화살표(18)로 표시된 비소 불순물의 이온 주입을 받는다. 이것은 게이트(14)와 정합하여 영역(19)을 그리고 트렌치(12)사이의 영역(20)을 형성한다. 이 비소 도핑 주입은 상대적으로 소량이고, N채널 트랜지스터에 대한 소스 및 드레인영역의 팁영역을 형성하는데 사용된다. 이 N채널 트랜지스터에 대한 소스 및 드레인 영역의 주요부분은 제2이온 주입 단계로 차후에 형성된다.
다음, 도3에 도시된 바와 같이, 도핑되지 않은 이산화실리콘의 등각층이 저압의 화학증착층(30)만큼 4에틸 정규산염(TEOS)으로부터 형성되거나, 다른 도핑되지 않은 LPCVD산화막이 공지된 공정을 이용하여 기판위에 형성된다. 이 층은 n채널 트랜지스터용으로 형성된 스페이서에 에칭 방지막을 제공한다. 그 TEOS층은 50Å-300Å 두께가 될 수 있다.
여기서, 도 3에 도시된 바와 같이, 질화규소의 등각층(31)은 TEOS층(30)위에 형성된다(산화층은 질화규소층 대신 사용될 수 있다). 이 질화규소층은 일실시예에서 대략 800Å 두께이다. 공지된 유형, 즉 충분히 선택적으로 이방성인 에칭은 도4의 게이트(11,14)의 양측에 도시된 스페이서(31)를 형성하기 위해 질화규소층을 에칭하는데 사용된다. TEOS층은 실리콘을 보호하는 부식액단처럼 작용한다. 그 다음, 질화물 스페이서에 의해 커버되지 않은 TEOS와 BSG 영역은 떨어져서 에칭된다. 여기에 습식 부식액이 사용될 수 있다.
이산화 실리콘의 박층(화학적으로 성장된 5-20Å의 산화물)이 여기에서 형성될 수 있어서 제2 글라스층의 형성에 앞서 그 노출된 실리콘상에 균일한 초박막의 산화물이 존재한다. 이 산화물의 목적은 도 8과 결부시켜 논의된다.
이 다음에, BSG의 제2층(35)이 기판위에 형성된다. 그러나, 이때, 그층은 6% 농도의 붕소(5% BSG)를 가진다. 일실시예에서의 그층은 대략 200Å-600Å 두께이고, 일실시예에서 TEOS 또는 실란계 화학물을 이용하여 400-600℃의 온도에서 증착된다.
이 제2 글라스층은 상기된 제1 글라스층과 같은 이유로 그리고 같은 방식으로 RTA 단계에서 패터닝전에 어닐링된다.
도 5에 도시된 바와 같이, 6% BSG층(35)의 형성과 어닐링 다음에, 포토레지스트층(40)은 마스크되고, 노출되고 성장되어, 도2에서 노출되었던 동일영역을 보통 노출시킨다. 특히, 게이트(12), 게이트(12)에 인접한 영역(소스 및 드레인 영역), 및 영역(20); 도5에 도시된 기판의 나머지는 포토레지스트 부재(40)에 의해 보호된다.
그 다음, 글라스층(35)(사용되면)위의 캡층과 6%의 BSG층(35)이 포토-레지스트 부재(40)와 정합하여 에칭된다. 이것은 HF계 화학물에 의해 에칭된다.
여기서 제2의 n형 이온 주입단계는 포토레지스트 층(40), 스페이서(31), 또는 게이트(12)에 의해 보호되지 않은 기판의 영역에 비소 불순물을 주입하는데 사용된다. 화살표(41)는 비소 불순물의 주입을 표시하고 있다. 이 비소 불순물은 n채널 트랜지스터에 대한 소스 및 드레인 영역의 주요 부분 N+(45)을 형성시키는데 사용된다. 스페이서(31)가 있기 때문에, 그 불순물은 스페이서와 정합하여 그리고 게이트와 정합하지 않게 주입된다는 것을 주지하라.
이 다음에, 드라이브(가열)단계가 이용된다. 2% BSG층과 6% BSG층으로부터의 p형 불순물은 기판으로 동시에 확산되고, 양 팁 영역, 메인 소스 및 드레인 영역을 형성하고 p채널 트랜지스터에 대한 게이트(11)의 도핑이 이루어진다. 그 팁 영역은 300-700Å의 깊이를 가지고, p형 영역의 주요부분은 1000-2500Å의 깊이를 가진다. 또, BSG층으로부터의 p형 불순물은 격리 트렌치(13)사이에 웰 탭을 형성시킨다. 일실시예에서, 이 드라이브 단계는 급열 공정을 사용한다. 특히 10-20초동안 1000℃-1040℃에서 초당 70℃로 상승과 하락을 하게 드라이브한다. 표준 할로겐 램프족 급열 반응자가 사용된다.
이들 영역의 깊이는 실리콘에서의 확산을 바꾸는 분위기에서 불순물을 확산시킴으로써 의도적으로 더욱 더 깊게 만들거나 더욱 더 얕게 만들수 있다. 이러한 분위기중 두가지예는 산소 또는 암모니아를 포함하고 있는 분위기이다. 예를 들어, 확산이 10% 산소와 90% 질소의 분위기에서 일어나면, 접합 깊이는 100% 질소 분위기에서의 확산과 비교하여 대략 20% 만큼 감소된다. 일반적으로, 산소원자는 실리콘 격자내의 실리콘원자를 치환하고, 그것에 의해 실리콘내의 붕소의 확산을 늦춘다. 이 작용을 제공하는 다른 어닐링 분위기 또는 혼합물이 사용될 수 있다.
공지된 공정이 도 6에 도시된 집적회로의 제조를 완성하는데 사용될 수 있다. 도6에 도시된 나머지 만큼의 글라스층(16,35)은 남은 공정을 위해 남아있을 수 있고, 완성된 집적회로에 남을 수 있다. 글라스층(35)은 게이트(11,12)와 영역(41,45)상에서 차후 TiSi 또는 CoSi2중 하나를 촉진하도록 제거될 수 있다.
도 8은 도 1에 도시된 제1 글라스층의 증착에 앞서 사용될 수 있는 하나의 추가 공정단계를 도시하고 있다. 도8에서, 도1의 기판은 2% 글라스층의 증착에 앞서 다시 도시되어 있다. 실리콘 기판(15)상에 직접 글라스층을 증착하기 보다는 오히려, 이산화실리콘의 초박막층(60)(5-20Å두께)이 기판상에 먼저 형성한다. 그층은 화학적으로 성장된 산화층일 수 있다. 그 다음, 글라스층이 이산화 실리콘층위에 형성된다. 그 산화층은 보통의 산화층보다 두껍지 않지만, 웨이퍼에 걸쳐 균일하게 하도록 의도적으로 성장된다. 이것은 예를 들어, 웨이퍼상의 물방울로 인하여 웨이퍼에 걸쳐 균일화될 수 없는 원래의 산화층과는 대조적이다. 이 산화물은 글라스로부터의 붕소의 확산에 크게 영향을 준다. 순수 실리콘 또는 본래 산화물의 제어되지 않은 성장을 가진 실리콘의 계면특성을 재생되게 제어하는 것은 더 어렵다. 그 초박막의 산화층은 균일한 계면을 제공하고 그것에 의해 붕소의 기판으로의 확산을 예측가능하게 한다. 상기된 바와 같이, 제2 글라스층의 증착에 앞서 그 산화막이 또한 형성된다.
확산되지 않은 붕소 불순물의 확산율을 조절하는데 사용될 수 있는 다른 공정단계가 도 9에 도시되어 있다. 도 9에서, 기판상에 글라스층이 형성되기에 앞서, 기판의 표면은 실리콘과 같은 무거운 중성 화학종의 주입에 의해 비결정화되거나(필수적으로 데미지된다), 실리콘에서 확산하는 붕소를 바꾸는 카본과 같은 중성 화학종으로 주입된다. 비소, 안티몬, 인듐, 질소, 플루오르등과 같은 다른 무거운 원자 또는 중성 원자가 사용될 수 있다. 도9에서 글라스층의 형성에 앞서 주입이 도시되어 있지만, 그 주입은 글라스층의 형성후에 일어나고, 그것은 글라스층을 관통한다. 이 방식으로 기판표면에서의 중성 화학종의 존재 또는 기판표면의 데미지는 더 얕은 결합을 만들어 확산율을 느리게 하는데 사용될 수 있다. 3e14 조사량위의 실리콘 데미지는 붕소 확산을 감소시킨다.
5-20Å의 이산화 실리콘의 성장, 기판의 상부표면의 데미지, 산소 분위기에서의 확산의 중성화학종의 주입등과 같이, 확산을 감소시키거나 제어하는 여러 기술과 패터닝에 앞서 글라스층의 고밀도화는 합성된 트랜지스터의 신뢰도와 성능을 향상시키기 위해 결합 또는 단독으로 사용될 수 있다.
상기된 공정의 결과는 게이트에 인접한 팁 영역(40)을 가진 p형 트랜지스터에 대한 소스 및 드레인 영역(2% BSG층(16)으로 부터 기판으로 확산된 불순물로부터)과 게이트로부터 이격된 소스 및 드레인 영역(41)의 과잉 도핑된 주요부분(6% BSG층(35)으로부터 확산된 불순물로부터)이다. 상기 실시예에서, p형 팁 영역은 1-5×1019cm-3의 불순물 농도를 가지고 있지만, 소스 및 드레인 영역의 주요부분은 2-5×1020cm-3의 불순물 농도를 가지고 있다. 이것은 2% 및 6% BSG로부터 직접 생긴다. 글라스내의 불순물의 다른 농도가 사용될 수 있다. 예를 들어, 층(16)은 1- 4% 사이의 불순물 농도를 가질 수 있고, 층(35)은 6-12% 사이의 불순물 농도를 가질수 있다.
수치로 설명되어 있으며, 상기 본 발명으로 형성된 극히 얕은 p+영역은 스페이서와 정합하여 소스 및 드레인 영역의 주요부분의 주입이 수반되는 게이트와 정합하게 팁 주입하여 p채널 소스 및 드레인 영역이 형성되는 종래의 제조방법을 능가하는 실제로 개선된 것을 보여주었다. 본 발명의 저데미지 도핑된 소스 및 드레인 영역으로 이루어진 트랜지스터는 2.5V에서 동작하는 종래의 트랜지스터와 비교했을 때, 1.8V에서 동작하여 25%의 향상된 게이트 딜레이를 가지는 것이 견주기에서 알 수 있다.
상기된 본 발명으로, 팁 주입과 소스 및 드레인 영역의 주요부분에 대한 주입, 두가지 주입 단계를 통해 p채널소자를 형성하는 종래의 기술과 비교했을 때, 두가지 마스킹 단계가 제외된다. 본 발명으로, n채널 트랜지스터 소스 및 드레인 영역에 n형 불순물이 도핑된 기판의 그 영역을 노출시키는데 사용된 두가지 마스킹 단계는 또한 BSG층(16,35)을 에칭하는데 사용된다는 것을 주지하라. 종래기술에서, 두가지 추가 마스킹 단계는 p채널 소자가 주입될 때 n채널소자를 보호하는데 필요하다.
도 5에 도시된 바와 같이, 글라스층(35)은 선(41)으로 표시된 주입에 앞서 포토레지스트 부재(40)와 정합하여 에칭된다. 일부 공정에서, 6% BSG층을 적소에 남기는 것이 바람직할 수 있다. 그 다음, n채널 트랜지스터에 대한 N+소스 및 드레인 영역을 형성하는데 사용된 제2이온주입단계는 그 글라스층을 관통하여 주입된다. 일반적으로 n형 소스 및 드레인 영역내의 붕소 불순물의 카운터 도핑 효과는 문제가 되지 않을 것이다. n채널 트랜지스터에 대한 소스 및 드레인 영역의 비소 불순물 레벨은 높고 결과적으로 붕소원자의 유입에 큰 영향을 받지 않는다. 적소에 층(35)을 남기는 것은 포토레지스트 부재에 의해 보호되지 못한 영역에서 그 층을 제거하는데 사용된 단계를 제외시킨다.
상기 명세서에서, p채널 트랜지스터는 본 발명으로 제조되어 도시되어 있고, n채널 트랜지스터는 종래의 이온주입법을 이용하여 제조되고, 그 n채널 트랜지스터는 비소도핑글라스 또는 인함유 글라스의 하나 또는 두개의 층을 이용하여 마찬가지로 제조될 수 있다.
상기 공정에서, p채널 트랜지스터에 대한 불순물은 글라스 특히, BSG로부터 얻게되지만, 다른 물질은 폴리실리콘 또는 게르마늄-실리콘과 같은 불순물의 소스로서 사용될 수 있다.
도 7은 n형 불순물로 도핑된 단일 글라스층이 사용되는 대체공정을 설명하고 있다. 글라스 층(35)의 에칭을 수반하는 이 공정에 있어서, n형 불순물로 도핑된 추가 글라스층(50)(예, 6% PSG)이 도 7에 도시된 바와 같이 형성된다(글라스층(50)이 도 5에 도시된 구조위에 포토레지스트층(40)없이 형성된다). p채널 트랜지스터의 소스/드레인 및 게이트를 도핑하는데 사용된 드라이브 단계동안에, n채널 트랜지스터는 동시에 형성된다. 층(50)으로부터의 불순물은 n채널 트랜지스터의 주요 소스/드레인 영역을 형성한다. 층(50)으로부터의 불순물은 층(35)으로 확산하지 않는다는 것을 주지하라. 또한, 그 불순물은 게이트(12)상의 스페이서 아래에서 확산되어 n채널 트랜지스터에 대한 소량 도핑된 팁 영역을 형성한다. 동시에, 게이트(12)는 층(50)으로부터의 n형 불순물로 도핑된다.
글라스층(16)은 p채널 트랜지스터를 형성하는데 사용될 필요가 없다는 것을 주지하라. 즉, 도 7과 결부시켜 설명된 n채널 트랜지스터의 경우에서와 같이, 그 불순물은 6% 글라스층으로부터 스페이서아래에서 드라이브하여 팁 소스/드레인 영역을 형성할 것이다. 이것은 단일 마스크 단계로 양 n채널 트랜지스터와 p채널 트랜지스터에 대한 소스/드레인의 도핑을 가능하게 한다.
따라서, 소스 및 드레인 영역에 도핑하는 개선된 공정과 구조가 설명되었고, 이것은 상이한 도핑농도를 가진 두개의 층을 사용하여, 더 소량으로 도핑된 팁 영역과 더 과잉으로 도핑된 소스 및 드레인 영역의 메인 부분의 동시 도핑을 가능하게 한다. 개선된 쇼트 채널 특성을 가진 극히 얕은 소스/드레인 영역을 얻게 된다.

Claims (21)

  1. 기판상의 트랜지스터의 제조방법에 있어서:
    게이트에 인접하고 더 소량으로 도핑된 영역과 게이트에서 이격되어 있고 더 과잉으로 도핑된 영역을 가진 불순물 소스의 소스를 형성하는 단계; 및
    확산율이 변하는 분위기에서, 불순물을 불순물의 소스에서 기판으로 확산시키는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 분위기는 산소를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 분위기는 암모니아를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  4. 제 1 전도성 불순물로 도핑된 기판영역에 전계효과 트랜지스터에 대한 소스 및 드레인 영역을 도핑하는 방법에 있어서:
    기판영역으로부터 절연된 게이트를 형성하는 단계;
    제 2 전도성 불순물이 불순물의 제1 소스에서 기판으로 확산되도록 게이트의 양측에 측면으로 인접한 제2전도성 불순물의 불순물의 제1고체 소스를 기판 근처에 형성하는 단계;
    제2 전도성 불순물이 불순물의 제 2 고체소스에서 기판으로 확산되도록 게이트의 양측에서 측면으로 이격된 제2 전도성 불순물의 불순물의 제2 고체 소스를 기판근처에 형성하는 단계로서, 불순물의 제2소스는 제1불순물 소스보다 제2 전도성 불순물로 더 과잉으로 도핑되어 있는 형성 단계; 및
    확산 정도를 감소시키는 분위기에서 트랜지스터에 대한 소스 및 드레인 영역을 형성하기 위해 불순물의 제1 및 제2 소스로부터 제2 전도성 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 불순물의 제1소스는 제1 글라스층을 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 불순물의 제2소스는 제2 글라스층을 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 분위기는 산소를 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 분위기는 암모니아를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 스페이서는 불순물의 제1소스의 형성후이지만, 불순물 소스의 제2소스의 형성전에 게이트의 양측에 형성되는 것을 특징으로 하는 방법.
  10. 기판상의 트랜지스터의 제조방법에 있어서:
    도핑된 글라스층을 기판상에 형성하는 단계;
    글라스층을 어닐링하는 단계;
    포토 레지스트를 사용하여 글라스층을 패터닝하는 단계; 및
    트랜지스터에 대한 소스 및 드레인 영역의 적어도 여러 부분을 형성하기 위해 글라스층에서 기판으로 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  11. 제 10 항에 있어서, 어닐링은 약 650℃-800℃ 사이에서 일어나는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  12. 제 11 항에 있어서, 확산시키는 단계는 약 1000℃ 또는 그이상에서 일어나는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  13. 제1전도성 불순물로 도핑된 기판 영역상에 전계 효과 트랜지스터를 형성하는 방법은:
    기판상에 게이트를 형성하는 단계;
    제2 전도성 불순물을 포함한 제1 글라스층을 게이트위와 함께 기판위에 형성하는 단계;
    제1 글라스층을 어닐링하는 단계;
    글라스층위의 게이트의 양측에 스페이서를 형성하는 단계;
    제2전도성 불순물을 포함하며 제1 글라스층보다 더 높은 제2전도성 불순물의 농도를 포함한 제2 글라스층을 게이트 스페이서와 제1 글라스층위와 함께 기판위에 형성하는 단계;
    제2 글라스층을 어닐링하는 단계;
    제2 글라스층을 패터닝하는 단계; 및
    전계효과 트랜지스터에 대한 소스 및 드레인 영역을 형성하기 위해 제1 및 제2 글라스층에서 기판으로 제2 전도성 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
  14. 제 13 항에 있어서, 제1 및 제2 글라스층 각각의 어닐링은 대략 650℃-800℃ 사이에서 일어나는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
  15. 트랜지스터에 대한 소스 및 드레인 영역의 적어도 한 부분이 글라스층으로부터의 거친 불순물에 의해 형성되는 기판상의 트랜지스터의 제조방법에 있어서:
    기판의 표면을 데미지하는 단계;
    주입된 중성 화학종을 가진 기판 또는 기판의 데미지된 표면위에 글라스층을 형성하는 단계; 및
    소스 및 드레인 영역의 부분을 형성하기 위해 글라스층에서 그 데미지된 표면 또는 중성 화학종 영역을 통해서 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  16. 제 15 항에 있어서, 기판를 데미지하는 단계는 이온주입을 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  17. 제 15 항에 있어서, 중성 화학종을 가진 기판을 침투하는 단계는 이온 주입을 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  18. 제 16 항에 있어서, 이온주입의 단계는 실리콘을 주입하는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  19. 제 17 항에 있어서, 이온주입의 단계는 카본을 주입하는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  20. 트랜지스터에 대한 소스 및 드레인의 적어도 한 부분이 글라스층으로부터 불순물을 확산시킴으로써 형성되는 기판상의 트랜지스터의 제조방법에 있어서:
    기판의 표면상에 산화층을 성장시키는 단계;
    산화층위에 글라스층을 형성하는 단계;
    소스 및 드레인 영역의 부분을 형성하기 위해 글라스층에서 산화층을 통해 불순물을 불확산시키는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
  21. 제 20 항에 있어서, 기판상에 산화물을 성장시키는 단계는 대략 5-20Å 사이의 산화층을 성장시키는 단계를 포함하는 것을 특징으로 하는 개선된 트랜지스터 제조방법.
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