JPH05110079A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05110079A JPH05110079A JP27150491A JP27150491A JPH05110079A JP H05110079 A JPH05110079 A JP H05110079A JP 27150491 A JP27150491 A JP 27150491A JP 27150491 A JP27150491 A JP 27150491A JP H05110079 A JPH05110079 A JP H05110079A
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- Japan
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- film
- substrate
- polysilicon film
- ions
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Abstract
(57)【要約】
【目的】 絶縁ゲート型FET の製造方法に関し, 浅いソ
ースドレイン接合形成のためにフッ化硼素(BF2) のイオ
ン注入を用いる場合に, ゲート酸化膜を通して硼素(B)
の基板への突き抜けによるしきい値変動を防止すること
を目的とする。 【構成】 ｎ型シリコン基板１の表面に，熱酸化による
ゲート酸化膜２を形成し，その上にポリシリコン膜３を
成長する工程と，次いで，ポリシリコン膜３にBイオン
を注入する工程と, 次いで, ポリシリコン膜３上に注入
マスク膜４を被着し，ポリシリコン膜３および注入マス
ク膜４をパターニングしてゲート形成領域上を残す工程
と, 次いで，パターニングされた注入マスク膜４をマス
クにして該基板にBF2 イオンを注入し，該基板を熱処理
してソースドレイン領域1Aを形成する工程とを有するよ
うに構成する。
ースドレイン接合形成のためにフッ化硼素(BF2) のイオ
ン注入を用いる場合に, ゲート酸化膜を通して硼素(B)
の基板への突き抜けによるしきい値変動を防止すること
を目的とする。 【構成】 ｎ型シリコン基板１の表面に，熱酸化による
ゲート酸化膜２を形成し，その上にポリシリコン膜３を
成長する工程と，次いで，ポリシリコン膜３にBイオン
を注入する工程と, 次いで, ポリシリコン膜３上に注入
マスク膜４を被着し，ポリシリコン膜３および注入マス
ク膜４をパターニングしてゲート形成領域上を残す工程
と, 次いで，パターニングされた注入マスク膜４をマス
クにして該基板にBF2 イオンを注入し，該基板を熱処理
してソースドレイン領域1Aを形成する工程とを有するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に絶縁ゲート型の電界効果トランジスタ(FET)
の製造方法に関する。
係り，特に絶縁ゲート型の電界効果トランジスタ(FET)
の製造方法に関する。
【０００２】シリコンデバイスの高集積化, 高密度化に
対応して, その構成素子は絶縁ゲート型FET(主としてMO
S FET)が主流となっている。
対応して, その構成素子は絶縁ゲート型FET(主としてMO
S FET)が主流となっている。
【０００３】
【従来の技術】FET の高速化にともない, ソースドレイ
ン接合の深さ低減が要求されている。そのために，ｎ型
シリコン(n-Si)基板に浅いソースドレイン接合を形成す
るため, 軽い硼素(B) に代わりフッ化硼素(BF2) のイオ
ンが注入されている。
ン接合の深さ低減が要求されている。そのために，ｎ型
シリコン(n-Si)基板に浅いソースドレイン接合を形成す
るため, 軽い硼素(B) に代わりフッ化硼素(BF2) のイオ
ンが注入されている。
【０００４】この場合, 高濃度ｐ型(p+ 型) ポリシリコ
ンのゲートの場合は，ソースドレイン領域と同時にゲー
トにもBF2 のイオンを注入していた。
ンのゲートの場合は，ソースドレイン領域と同時にゲー
トにもBF2 のイオンを注入していた。
【０００５】
【発明が解決しようとする課題】従来例において，ゲー
トのポリシリコン中にフッ素(F) が導入されると，ゲー
ト酸化膜中のB の拡散係数が大きくなり, B の基板への
突き抜けが顕著になり，FET のしきい値(Vth) が変動す
る。
トのポリシリコン中にフッ素(F) が導入されると，ゲー
ト酸化膜中のB の拡散係数が大きくなり, B の基板への
突き抜けが顕著になり，FET のしきい値(Vth) が変動す
る。
【０００６】ゲートのポリシリコン中にF が導入される
と，ゲート酸化膜中のB の拡散係数が大きくなる理由は
以下のように考えられる。F が拡散してゲート酸化膜中
に導入されると，F がSiO2の結合を弱めて，SiO2中でB
が拡散しやすくなるためである。
と，ゲート酸化膜中のB の拡散係数が大きくなる理由は
以下のように考えられる。F が拡散してゲート酸化膜中
に導入されると，F がSiO2の結合を弱めて，SiO2中でB
が拡散しやすくなるためである。
【０００７】本発明はソースドレイン接合形成にBF2 の
イオン注入を用いる場合に, ゲート酸化膜を通してB の
基板への突き抜けによるしきい値変動を防止した浅いソ
ースドレイン接合の形成方法を提供し，デバイスの高速
化をはかることを目的とする。
イオン注入を用いる場合に, ゲート酸化膜を通してB の
基板への突き抜けによるしきい値変動を防止した浅いソ
ースドレイン接合の形成方法を提供し，デバイスの高速
化をはかることを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，ｎ型
シリコン基板１の表面に，熱酸化によるゲート酸化膜２
を形成し，その上にポリシリコン膜３を成長する工程
と，次いで，ポリシリコン膜３に硼素(B) イオンを注入
する工程と, 次いで, ポリシリコン膜３上に注入マスク
膜４を被着し，ポリシリコン膜３および注入マスク膜４
をパターニングしてゲート形成領域上を残す工程と, 次
いで，パターニングされた注入マスク膜４をマスクにし
て該基板にフッ化硼素(BF2) イオンを注入し，該基板を
熱処理してソースドレイン領域1Aを形成する工程とを有
する半導体装置の製造方法により達成される。
シリコン基板１の表面に，熱酸化によるゲート酸化膜２
を形成し，その上にポリシリコン膜３を成長する工程
と，次いで，ポリシリコン膜３に硼素(B) イオンを注入
する工程と, 次いで, ポリシリコン膜３上に注入マスク
膜４を被着し，ポリシリコン膜３および注入マスク膜４
をパターニングしてゲート形成領域上を残す工程と, 次
いで，パターニングされた注入マスク膜４をマスクにし
て該基板にフッ化硼素(BF2) イオンを注入し，該基板を
熱処理してソースドレイン領域1Aを形成する工程とを有
する半導体装置の製造方法により達成される。
【０００９】
【作用】本発明はB の基板への突き抜けによるしきい値
変動の原因はゲート中に存在するF によるものであるこ
とに着目してなされたもので，ゲート中にF が存在しな
いようなプロセスを採用したものである。
変動の原因はゲート中に存在するF によるものであるこ
とに着目してなされたもので，ゲート中にF が存在しな
いようなプロセスを採用したものである。
【００１０】本発明ではゲートのポリシリコン膜にはB
を注入し，次に, 注入マスクとしてゲート上を二酸化シ
リコン(SiO2)膜で覆ってソースドレイン領域にBF2 のイ
オン注入を行っている。
を注入し，次に, 注入マスクとしてゲート上を二酸化シ
リコン(SiO2)膜で覆ってソースドレイン領域にBF2 のイ
オン注入を行っている。
【００１１】従って, 本発明によればゲートのポリシリ
コン膜中にはF を含まないため, ゲート酸化膜中のB の
拡散係数の増加はなく, B の基板への突き抜けが抑制さ
れ，FET のしきい値変動がなくなる。
コン膜中にはF を含まないため, ゲート酸化膜中のB の
拡散係数の増加はなく, B の基板への突き抜けが抑制さ
れ，FET のしきい値変動がなくなる。
【００１２】
【実施例】図１(A),(B) は本発明の実施例を説明する断
面図である。図１(A) において，n-Si基板１の表面に，
ゲート酸化膜としてドライ酸化による厚さ10nmのSiO2膜
２を形成する。
面図である。図１(A) において，n-Si基板１の表面に，
ゲート酸化膜としてドライ酸化による厚さ10nmのSiO2膜
２を形成する。
【００１３】次いで，気相成長(CVD) 方により，ゲート
酸化膜上に厚さ 200nmのポリシリコン膜３を成長する。
次いで，ポリシリコン膜３にB イオンを注入する。
酸化膜上に厚さ 200nmのポリシリコン膜３を成長する。
次いで，ポリシリコン膜３にB イオンを注入する。
【００１４】B イオンの注入条件は, エネルギー 25 Ke
V,ドーズ量 2×1016cm-2である。図１(B) において，CV
D 方により，ポリシリコン膜３上に厚さ 200nmのSiO2膜
４を成長し，ポリシリコン膜３およびSiO2膜４をパター
ニングしてゲート形成領域上にこれらの膜を残す。
V,ドーズ量 2×1016cm-2である。図１(B) において，CV
D 方により，ポリシリコン膜３上に厚さ 200nmのSiO2膜
４を成長し，ポリシリコン膜３およびSiO2膜４をパター
ニングしてゲート形成領域上にこれらの膜を残す。
【００１５】この結果, パターニングされたポリシリコ
ン膜３は p+ 型のゲートとなる。次いで，パターニング
されたSiO2膜４を注入マスクとして, BF2 イオンを注入
する。
ン膜３は p+ 型のゲートとなる。次いで，パターニング
されたSiO2膜４を注入マスクとして, BF2 イオンを注入
する。
【００１６】BF2 イオンの注入条件は, エネルギー 25
KeV,ドーズ量 2×1015cm-2である。次いで, アニールし
て注入不純物を活性化して, p+ 型のソースドレイン領
域1Aを形成する。
KeV,ドーズ量 2×1015cm-2である。次いで, アニールし
て注入不純物を活性化して, p+ 型のソースドレイン領
域1Aを形成する。
【００１７】
【発明の効果】本発明によれぱ, デバイスの高速化をは
かり浅いソースドレイン接合形成のためにBF2 のイオン
注入を用いる場合に,ゲート酸化膜を通してB の基板へ
の突き抜けによるしきい値変動を防止した浅いソースド
レイン接合の形成が可能となった。
かり浅いソースドレイン接合形成のためにBF2 のイオン
注入を用いる場合に,ゲート酸化膜を通してB の基板へ
の突き抜けによるしきい値変動を防止した浅いソースド
レイン接合の形成が可能となった。
【図１】 本発明の実施例を説明する断面図
１ シリコン基板でn-Si基板 ２ ゲート酸化膜でSiO2膜 ３ ゲート膜でポリシリコン膜 ４ 注入マスク膜でCVD SiO2膜
Claims (1)
- 【請求項１】 ｎ型シリコン基板(1) の表面に，熱酸化
によるゲート酸化膜(2) を形成し，その上にポリシリコ
ン膜(3）を成長する工程と， 次いで，ポリシリコン膜(3）に硼素(B) イオンを注入す
る工程と, 次いで, ポリシリコン膜(3）上に注入マスク膜(4）を被
着し，ポリシリコン膜(3）および注入マスク膜(4）をパ
ターニングしてゲート形成領域上を残す工程と, 次いで，パターニングされた注入マスク膜(4）をマスク
にして該基板にフッ化硼素(BF2) イオンを注入し，該基
板を熱処理してソースドレイン領域(1A)を形成する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27150491A JPH05110079A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27150491A JPH05110079A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110079A true JPH05110079A (ja) | 1993-04-30 |
Family
ID=17500985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27150491A Withdrawn JPH05110079A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446431B1 (ko) * | 2002-10-09 | 2004-08-30 | 아남반도체 주식회사 | 반도체 소자의 게이트 제조 방법 |
| DE102004013478A1 (de) * | 2004-03-18 | 2005-10-06 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bipolartransistors mit verbessertem Basisanschluss |
-
1991
- 1991-10-18 JP JP27150491A patent/JPH05110079A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446431B1 (ko) * | 2002-10-09 | 2004-08-30 | 아남반도체 주식회사 | 반도체 소자의 게이트 제조 방법 |
| DE102004013478A1 (de) * | 2004-03-18 | 2005-10-06 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bipolartransistors mit verbessertem Basisanschluss |
| US7618871B2 (en) | 2004-03-18 | 2009-11-17 | Austriamicrosystems Ag | Method for the production of a bipolar transistor comprising an improved base terminal |
| DE102004013478B4 (de) * | 2004-03-18 | 2010-04-01 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bipolartransistors mit verbessertem Basisanschluss |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |