JPS63142865A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、特に、微細ＭＯＳトラ
ンジスタを有する半導体集積回路装置の製造方法に関す
る。

従来の技術 半導体集積回路装置では、素子の微細化が進展し、ＭＯ
Ｓトランジスタのゲート長が１ミクロン程度のものも実
用化されてきた。微細化は、主として、スケーリング則
に従って寸法縮小による対応で行なわれているが、製造
技術上および素子特性や信頼性に関して、多（の問題が
発生してきた。この問題点の一つとして、多結晶シリコ
ンゲート電極からなる微細ＭＯＳトランジスタの閾値電
圧のばらつきがある。これは多結晶シリコンをゲート電
極とし、ゲート長が１．５ミクロン以下のＮチャンネル
ＭＯＳトランジスタについて著しく発生しやす（なる現
象である。

従来のＭＯＳトランジスタを例にとり、第２図を用いて
説明する。

第２図ａ−ｄは従来の低濃度ドレイン（以下、ＬＤＤと
略す）構造のＭＯＳトランジスタの製造工程順断面図を
示したものである。まず、第２図ａのように、Ｐ型シリ
コン基板１の主面に膜厚２０ｒ＋ｍの二酸化珪素膜から
なるゲート絶縁膜２および膜厚０．４μＩの多結晶シリ
コン膜３を堆積し、リンを拡散し、多結晶シリコン膜の
シート抵抗を３０Ω／口とし、多結晶シリコン膜３の電
極パターンを形成する。本図では省略したが、基板表面
はボロンのチャンネルドープが実施されている。ついで
、第２図すのように、リンのイオン注入によりＮ−拡散
層４を形成する。次に、絶縁膜によるスペーサー５を多
結晶シリコン電極の側壁に形成し、これをマスクにして
、第２図Ｃのように、ヒ素のイオン注入により、Ｎ十拡
散層６を形成する。ゲート長が短いＭＯＳトランジスタ
では、Ｎ−拡散層４およびＮ＋拡散層６からなるＮ−／
Ｎ”拡散層により、ソース、ドレイン領域が構成される
。そして、最終的には、第２図ｄのように、層間絶縁膜
７およびアルミニウム電極８を形成する。短チヤンネル
トランジスタでは、この例のようなＮ−／Ｎ＋拡散層で
なる、いわゆる、二重拡散構造のドレインが多いが、ド
レイン形成を、拡散層のシャロー化により、ヒ素のイオ
ン注入法で行うのが一般的である。

発明が解決しようとする問題点 従来のＭＯＳトランジスタでは、閾値電圧のばらつきが
太き（、集積回路装置の特性の安定化。

信頼性上、大きな問題となっている。これは、多結晶シ
リコンゲート電極のうち、特に、短チヤンネルゲートの
素子に顕著な現象であり、その問題点は次の通りである
。たとえば、ゲート長１．２ミクロン、ゲート酸化膜２
０ｎｍ、ＬＤＤ構造からなるＭＯＳトランジスタで、ド
レイン電圧ＶＤ５Ｖ、基板バイアス−２Ｖでのゲート電
圧（Ｖ　ａ　）対ドレイン電流（Ｉａ）の特性は第３図
のようである。同図で、特性Ａは正常な場合、特性Ｂは
異常な場合で、ゲート電圧の低い部分で「こぶ」のでた
ような特性になるため、ハンプ現象と呼ばれている。こ
のため、閾値電圧ｖＴが低くばらつき、特性が不安定と
なる。この発生率は、製造条件によっては、１〜２０％
にもなる。ハンプ現象の発生率はゲート長への依存性が
大きい。この発生原因は、ソースドレイン拡散層の形成
におけるイオン注入での、多結晶シリコン膜中の突き抜
けによる可能性が大きい。ソースドレイン拡散層の形成
条件、多結晶シリコン膜の粒径とハンプ現象の発生率と
の関係を調べると、密接な相関があり、特に多結晶シリ
コン膜の粒径を太き（すると、著しく発生しやすくなる
ことがわかった。多結晶シリコン膜のリン拡散によるシ
ート抵抗値が、３０Ω／口では粒径０．４ミクロン、１
００Ω／口では０．１ミクロンとなり、リン蒸着時のリ
ン濃度により粒径が大きく変化し、ハング現象の発生率
も３０Ω／口では１０〜３０％、１００Ω／口では数％
以下となった。これは第４図に示すように、粒径が大き
く、膜厚と同程度となると、大きな粒子が単一層状に並
ぶ構造となり、粒界に沿って突き抜けが発生しやす（な
るからと考えられる。従って、多結晶シリコン膜のシー
ト抵抗を高くすることにより、ハングは低減できるが、
多結晶シリコン膜は集積回路装置の配線としても使用し
てお゛す、シート抵抗を高くすることは、配線抵抗を高
くすることであり、装置の特性低下を引き起し、集積回
路装置の製造に適用するには、制約が大きい。この対策
として、多結晶シリコン膜を成長し、リン蒸着後、多結
晶シリコン膜表面を酸化し、酸化膜を２００ｎｍ成長し
た後、多結晶シリコン膜のパターン形成をし、ソースド
レイン形成する。酸化膜により、ソースドレイン注入で
のチャネリングは防止できるが、多結晶シリコン膜上に
酸化膜を形成すると、多結晶シリコン電極の微細なパタ
ーン形成の加工精度が低下し、実用化は困難である。

以上のように、多結晶シリコン膜のシート抵抗を小さく
し、がつハンプ現象の発生を防止できるＭＯＳトランジ
スタの製造方法が要求される。

問題点を解決するための手段 本発明はシリコン基板の主面にゲート絶縁膜。

多結晶シリコン膜を順次形成する工程と、多結晶シリコ
ン膜にＮ型不純物を拡散し、導電性を与える工程と、多
結晶シリコン膜表面に二酸化珪素膜を形成し、この二酸
化珪素膜を介してヒ素、すン、シリコンまたはアルゴン
のイオンを１０１４〜１０１６／ｃｎｆの範囲で多結晶
シリコン膜にイオン注入し、注入後多結晶シリコン膜表
面の二酸化珪素膜を除去する工程と、多結晶シリコン膜
をゲート電極のパターンを食刻形成する工程と、ソース
ドレイン拡散層をイオン注入法により形成する工程と、
層間絶縁膜を堆積した後、電極を形成する工程からなる
半導体装置の製造方法である。上記方法により、従来方
法における短チヤンネルＭＯＳトランジスタの特性の劣
化を防止し、装置の特性の安定化を可能にするものであ
る。

作用 本発明は短チャンネルＭＯ３）−ランジスタを搭載する
半導体集積回路装置の製造において、ゲート電極を構成
する多結晶シリコン膜の表面をイオン注入により非晶質
化した後、多結晶シリコン電極パターンを形成し、ソー
スドレイン拡散層をイオン注入法により形成することに
より、ソースドレインのイオン注入でのチャネリングに
よるハンプ現象を防止することを可能にした。そして、
これにより短チヤンネルＭＯＳトランジスタの特性の安
定化を図り、同時に集積回路装置の特性の改善を図るこ
とができる。

実施例 次に、本発明に係る短チヤンネルＭＯＳトランジスタの
製造方法に関し、図面を参照しながら説明する。

第１図は本発明に係る短チヤンネルＭＯＳトランジスタ
の製造工程順構造断面図である。第１図ａのように、Ｐ
型シリコン基板１の主面に、ゲート酸化膜２を２０ｎｍ
成長し、基板の表面にボロンイオンのチャンネルドープ
を施した後、多結晶シリコン膜３を０．４ミクロン堆積
し、リンを蒸着し、シート抵抗を３０Ω／口とする。次
に、第１図すのように、多結晶シリコン膜３の表面に二
酸化珪素膜１１を５０ｎｍ気相成長法により堆積する。

ついで、第１図Ｃのように、二酸化珪素膜１１を介して
、リンを８０ｋＶの加速電圧でＩ　Ｘ　１０１５／ｃＪ
注入し、多結晶シリコン膜の表面に非晶質層１２を形成
する。イオン注入はヒ素、アルゴン、シリコンも同様で
あり、Ｉ　Ｘ　１０”／ｃｉ以上の注入量により、表面
層の非晶質化が可能である。注入量は実用的な範囲から
、上限はＩ　Ｘ　１０”／ｃ−である。イオン注入によ
り、非晶質層１２形成後、二酸化珪素膜１１を除去する
。

次に、第１図ｄのように、ゲート電極のパターンを形成
する。そして、第１図ｅのように、リン注入により、Ｎ
−拡散層４を形成した後、スペーサー５を二酸化珪素膜
により形成する。次に、第１図ｆのように、Ｎ＋拡散層
６をヒ素のイオン注入することにより、ソース、ドレイ
ンはＬＤＤ構造、すなわち、Ｎ−／Ｎ−二重注入構成に
なる。本実施例の方法では、多結晶シリコン膜３の表面
の非晶質層１２を介して、ソースドレイン拡散層４．６
の形成に、リン、ヒ素を注入するから、チャネリングは
発生しない。また、多結晶シリコン膜３と、二酸化珪素
膜１１を同時に、エツチングし、微細電極パターンを形
成することがないため、パターンの加工精度を低下しな
い。ＬＤＤ構造をとるソースドレイン拡散層４，６の形
成後、層間絶縁膜７．アルミニウム電極８をとり出す。

以上の方法で形成されたゲート長１．２ミクロンのＭＯ
Ｓトランジスタでは、第４図に示す特性Ｂのようなハン
プ現象は観察されない。これは、多結晶シリコン膜の表
面をイオン注入により非晶質化することにより、ソース
ドレイン形成のためのイオン注入でチャネリングを発生
しないからである。この非晶質層を形成するには、二酸
化珪素膜上から、ヒ素、シリコン、アルゴンでもＩ　Ｘ
　１０”／ｃｒｉ以上注入すると、同様な効果が得られ
る。

発明の効果 以上のように本発明によれば、短チヤンネルＭＯＳトラ
ンジスタの多結晶シリコン膜の表面層を非晶質化するこ
とにより、同多結晶シリコン膜をマスクとして、ソース
、ドレインのＮ＋拡散層の形成において、イオン注入に
よるヒ素またはリンのチャネリングによる突き抜けを防
止できる。

また、チャネリングの防止により、ハンプ現象の発生を
防ぎ、ＭＯＳ　トランジスタの閾値電圧のばらつきを低
減し、ＭＯＳトランジスタを搭載する半導体集積回路装
置の特性安定化を図ることができる。

【図面の簡単な説明】

第１図ａ　−ｆは本発明実施例の短チヤンネルＭＯＳト
ランジスタの製造工程順断面図、第２図ａ−ｄは従来例
の製造方法を示す工程順断面図、第３図は従来例での短
チヤンネルＭＯＳトランジスタの代表的な特性図、第４
図は従来例での多結晶シリコン電極の粒界を示す模式図
である。 ３・・・・・・多結晶シリコン膜、１２・・・・・・非
晶質層、４・・・・・・ソースドレインＮ−拡散層、６
・・・・・・ソースドレインＮ十拡散層。 代理人の氏名　弁理士　中尾敏男　ほか１名６−〜１遺
１ 第３図 ゲート１し＝Ａ／ａ（Ｖう

Claims (1)

1. 【特許請求の範囲】 シリコン基板の主面にゲート絶縁膜、多結晶シリコン膜
   を順次形成する工程と、前記多結晶シリコン膜にＮ型不
   純物を拡散し、導電性を与える工程と、前記多結晶シリ
   コン膜表面に二酸化珪素膜を形成し、この二酸化珪素膜
   を介して、ヒ素、リン、シリコンまたはアルゴンのイオ
   ンを １０＾１＾４〜１０＾１＾６／ｃｍ＾２の範囲で前記多
   結晶シリコン膜にイオン注入し、この注入後、前記二酸
   化珪素膜を除去する工程と、前記多結晶シリコン膜をゲ
   ート電極のパターンに食刻形成する工程と、ソースドレ
   イン拡散層をイオン注入法により形成する工程と、層間
   絶縁膜を堆積し、電極を取り出す工程とをそなえた半導
   体装置の製造方法。