JPH0536983A - 半導体製造装置及びその製造方法 - Google Patents
半導体製造装置及びその製造方法Info
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- JPH0536983A JPH0536983A JP18862191A JP18862191A JPH0536983A JP H0536983 A JPH0536983 A JP H0536983A JP 18862191 A JP18862191 A JP 18862191A JP 18862191 A JP18862191 A JP 18862191A JP H0536983 A JPH0536983 A JP H0536983A
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Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳ型トランジスタのバーズビークによる
実効チャネル幅の減少を抑制する。 【構成】 シリコン基板１上に下敷酸化膜、窒化膜を堆
積し、窒化膜をＭＯＳトランジスタの活性領域を残して
エッチングする。次に窒化膜をマスクとして、ＢＦ2イ
オンを基板に対して４５度の角度で注入し、Ｐ型拡散層
４,５を形成する。チャネルストッパー拡散層６,７を形
成し、次にパイロ酸化を用いて、下敷酸化膜を成長さ
せ、素子分離領域８を形成する。その後、希弗酸を用い
て窒化膜上に形成された酸化膜を除去した後、熱燐酸を
用いて窒化膜を除去する。ＢＦ2イオンを注入し、Ｐ型
拡散層９を形成する。弗酸を用いて活性領域の酸化膜を
除去した後、パイロ又はドライ酸化を用いてゲート酸化
膜１０を形成する。次にＮ型多結晶シリコンのゲート電
極１１を形成する。
実効チャネル幅の減少を抑制する。 【構成】 シリコン基板１上に下敷酸化膜、窒化膜を堆
積し、窒化膜をＭＯＳトランジスタの活性領域を残して
エッチングする。次に窒化膜をマスクとして、ＢＦ2イ
オンを基板に対して４５度の角度で注入し、Ｐ型拡散層
４,５を形成する。チャネルストッパー拡散層６,７を形
成し、次にパイロ酸化を用いて、下敷酸化膜を成長さ
せ、素子分離領域８を形成する。その後、希弗酸を用い
て窒化膜上に形成された酸化膜を除去した後、熱燐酸を
用いて窒化膜を除去する。ＢＦ2イオンを注入し、Ｐ型
拡散層９を形成する。弗酸を用いて活性領域の酸化膜を
除去した後、パイロ又はドライ酸化を用いてゲート酸化
膜１０を形成する。次にＮ型多結晶シリコンのゲート電
極１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、内部構成主要素子であるＭＯＳトランジスタは微
細化され、それに伴い素子分離領域も縮小化されてい
る。通常素子分離領域は局所酸化法によって形成されて
いる。局所酸化法(LOCOS法)は、図３に示すように、半
導体基板１上に下敷酸化膜２を介しパターニングを行な
った窒化膜３を形成した後、窒化膜３の無い領域のみ選
択的に酸化する方法である。この場合、酸化は窒化膜下
にもおよび、ｂに示す酸化膜の活性領域へ入り込みが現
われる。この酸化膜の入り込み部分はローコスバーズビ
ークと呼ばれ、この入り込みによって、トランジスタの
活性領域は小さくなり、実効チャネル幅が減少する。即
ち、マスク寸法ａに対して、バーズビーク分の２ｂを引
いたものが実際の活性領域の大きさとなる。
伴い、内部構成主要素子であるＭＯＳトランジスタは微
細化され、それに伴い素子分離領域も縮小化されてい
る。通常素子分離領域は局所酸化法によって形成されて
いる。局所酸化法(LOCOS法)は、図３に示すように、半
導体基板１上に下敷酸化膜２を介しパターニングを行な
った窒化膜３を形成した後、窒化膜３の無い領域のみ選
択的に酸化する方法である。この場合、酸化は窒化膜下
にもおよび、ｂに示す酸化膜の活性領域へ入り込みが現
われる。この酸化膜の入り込み部分はローコスバーズビ
ークと呼ばれ、この入り込みによって、トランジスタの
活性領域は小さくなり、実効チャネル幅が減少する。即
ち、マスク寸法ａに対して、バーズビーク分の２ｂを引
いたものが実際の活性領域の大きさとなる。
【０００３】以下図面を参照しながら、上記した素子分
離に局所酸化法を用いた従来の半導体装置の一例につい
て説明する。図４は従来のＰチャネルＭＯＳトランジス
タのゲート幅方向の断面図を示している。
離に局所酸化法を用いた従来の半導体装置の一例につい
て説明する。図４は従来のＰチャネルＭＯＳトランジス
タのゲート幅方向の断面図を示している。
【０００４】図４（ａ）では、Ｎ型不純物濃度が５Ｅ１
６ｃｍ-3の半導体基板１上に２０ｎｍの下敷酸化膜２を
形成し、さらに酸化防止膜として窒化膜３を１６０ｎｍ
形成した後、トランジスタの活性領域の窒化膜３を残し
て除去する。次に窒化膜３をマスクとして、Ｐイオンを
加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１３ｃｍ-2の
条件で注入し、チャネルストッパー拡散層６,７を形成
する。
６ｃｍ-3の半導体基板１上に２０ｎｍの下敷酸化膜２を
形成し、さらに酸化防止膜として窒化膜３を１６０ｎｍ
形成した後、トランジスタの活性領域の窒化膜３を残し
て除去する。次に窒化膜３をマスクとして、Ｐイオンを
加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１３ｃｍ-2の
条件で注入し、チャネルストッパー拡散層６,７を形成
する。
【０００５】図４（ｂ）では、パイロ酸化法を用いて前
記下敷酸化膜を成長させ、素子分離領域８を形成する。
記下敷酸化膜を成長させ、素子分離領域８を形成する。
【０００６】図４（ｃ）では、熱燐酸によって窒化膜３
を除去した後、トランジスタのしきい値電圧制御のため
に、ＢＦ2イオンを加速エネルギー５０ＫｅＶ、ドーズ
量３Ｅ１２ｃｍ-2の条件で注入し、Ｐ型拡散層９を形成
する。次に、２０：１の弗酸を用いて、活性領域の酸化
膜を除去した後、パイロ又はドライ酸化を用いて１０ｎ
ｍのゲート酸化膜１０を形成する。次に、Ｎ型多結晶シ
リコンのゲート電極１１を形成して完了する。
を除去した後、トランジスタのしきい値電圧制御のため
に、ＢＦ2イオンを加速エネルギー５０ＫｅＶ、ドーズ
量３Ｅ１２ｃｍ-2の条件で注入し、Ｐ型拡散層９を形成
する。次に、２０：１の弗酸を用いて、活性領域の酸化
膜を除去した後、パイロ又はドライ酸化を用いて１０ｎ
ｍのゲート酸化膜１０を形成する。次に、Ｎ型多結晶シ
リコンのゲート電極１１を形成して完了する。
【０００７】
【発明が解決しようとする課題】しかし、以上のような
構成のＰチャネルＭＯＳトランジスタでは、素子分離領
域の入り込み部の厚さが５０ｎｍと厚いものになる。そ
のため、接合を浅くするため、しきい値電圧制御をＢＦ
2等の停止能の高い不純物で行った場合、バーズビーク
下には、不純物が注入されない部分が生じる。そのた
め、この部分でのしきい値電圧は非常に高くなり、ＭＯ
Ｓトランジスタの実効チャネル幅が小さくなるという問
題を有していた。。
構成のＰチャネルＭＯＳトランジスタでは、素子分離領
域の入り込み部の厚さが５０ｎｍと厚いものになる。そ
のため、接合を浅くするため、しきい値電圧制御をＢＦ
2等の停止能の高い不純物で行った場合、バーズビーク
下には、不純物が注入されない部分が生じる。そのた
め、この部分でのしきい値電圧は非常に高くなり、ＭＯ
Ｓトランジスタの実効チャネル幅が小さくなるという問
題を有していた。。
【０００８】本発明は、上記従来の問題を解決するもの
であり、バーズビークによる実効チャネル幅の減少の少
ないＭＯＳトランジスタの構造、及び製造方法を提供す
ることを目的とする。
であり、バーズビークによる実効チャネル幅の減少の少
ないＭＯＳトランジスタの構造、及び製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに請求項(1)記載の半導体装置は、バーズビーク直下
に半導体基板と逆導電型の拡散層を備えた構成を有して
いる。
めに請求項(1)記載の半導体装置は、バーズビーク直下
に半導体基板と逆導電型の拡散層を備えた構成を有して
いる。
【００１０】また、請求項(2)記載の半導体装置の製造
方法は、局所酸化を行う前に、酸化防止膜をマスクとし
て、角度注入を用いて前記酸化防止膜端直下に不純物を
注入することを特徴とする。
方法は、局所酸化を行う前に、酸化防止膜をマスクとし
て、角度注入を用いて前記酸化防止膜端直下に不純物を
注入することを特徴とする。
【００１１】
【作用】本発明は上記した構成によって、ＭＯＳトラン
ジスタのバーズビークによる実効チャネル幅の減少を抑
制することができる。
ジスタのバーズビークによる実効チャネル幅の減少を抑
制することができる。
【００１２】
【実施例】以下本発明の一実施例の埋め込み型チャネル
型ＰチャネルＭＯＳトランジスタの製造方法について、
図面を参照しながら説明する。図１は本発明の実施例に
おける埋め込みチャネル型ＰチャネルＭＯＳ型トランジ
スタの製造工程の構造断面図を示すものである。
型ＰチャネルＭＯＳトランジスタの製造方法について、
図面を参照しながら説明する。図１は本発明の実施例に
おける埋め込みチャネル型ＰチャネルＭＯＳ型トランジ
スタの製造工程の構造断面図を示すものである。
【００１３】図１（ａ）では、Ｎ型不純物濃度５Ｅ１６
ｃｍ-3のシリコン基板１上に２０ｎｍの下敷酸化膜２を
介して１６０ｎｍの窒化膜３を堆積し、ドライエッチに
よって窒化膜３をＭＯＳトランジスタの活性領域を残し
てエッチングする。次に、前記窒化膜３をマスクとし
て、加速エネルギー４０ＫｅＶ、ドーズ量５．０Ｅ１２
ｃｍ-2の条件で、ＢＦ2イオンを基板に対して大傾角
（２０〜７０度）、特に４５度の角度で注入し、Ｐ型拡
散層４,５を形成する。
ｃｍ-3のシリコン基板１上に２０ｎｍの下敷酸化膜２を
介して１６０ｎｍの窒化膜３を堆積し、ドライエッチに
よって窒化膜３をＭＯＳトランジスタの活性領域を残し
てエッチングする。次に、前記窒化膜３をマスクとし
て、加速エネルギー４０ＫｅＶ、ドーズ量５．０Ｅ１２
ｃｍ-2の条件で、ＢＦ2イオンを基板に対して大傾角
（２０〜７０度）、特に４５度の角度で注入し、Ｐ型拡
散層４,５を形成する。
【００１４】図１（ｂ）では、加速エネルギー５０Ｋｅ
Ｖ、ドーズ量５Ｅ１３ｃｍ-2の条件でＰイオンを基板に
対して垂直に注入し、チャネルストッパー拡散層６,７
を形成する。
Ｖ、ドーズ量５Ｅ１３ｃｍ-2の条件でＰイオンを基板に
対して垂直に注入し、チャネルストッパー拡散層６,７
を形成する。
【００１５】図１（ｃ）では、パイロ酸化を用いて、下
敷酸化膜２を成長させ、素子分離領域８を形成する。
敷酸化膜２を成長させ、素子分離領域８を形成する。
【００１６】図２は本発明の実施例における埋め込みチ
ャネル型ＰチャネルＭＯＳトランジスタのゲート電極形
成後におけるゲート幅方向の構造断面図を示すものであ
る。
ャネル型ＰチャネルＭＯＳトランジスタのゲート電極形
成後におけるゲート幅方向の構造断面図を示すものであ
る。
【００１７】図１（ｃ）の工程の後、５０：１の希弗酸
を用いて窒化膜上に形成された酸化膜を除去した後、１
５０℃の熱燐酸を用いて窒化膜３を除去する。次に、ト
ランジスタのしきい値電圧を制御するためにＢＦ2イオ
ンを加速エネルギー５０ＫｅＶ、ドーズ量３Ｅ１２ｃｍ
-2の条件で注入し、Ｐ型拡散層９を形成する。次に２
０：１の弗酸を用いて活性領域の酸化膜を除去した後、
パイロ又はドライ酸化を用いて１０ｎｍのゲート酸化膜
１０を形成する。次にＮ型多結晶シリコンのゲート電極
１１を形成して完了する。
を用いて窒化膜上に形成された酸化膜を除去した後、１
５０℃の熱燐酸を用いて窒化膜３を除去する。次に、ト
ランジスタのしきい値電圧を制御するためにＢＦ2イオ
ンを加速エネルギー５０ＫｅＶ、ドーズ量３Ｅ１２ｃｍ
-2の条件で注入し、Ｐ型拡散層９を形成する。次に２
０：１の弗酸を用いて活性領域の酸化膜を除去した後、
パイロ又はドライ酸化を用いて１０ｎｍのゲート酸化膜
１０を形成する。次にＮ型多結晶シリコンのゲート電極
１１を形成して完了する。
【００１８】以上のように構成された本発明による埋め
込み型ＰチャネルＭＯＳトランジスタでは、図２に示す
ように、素子分離酸化膜のバーズビーク直下に、チャネ
ルストッパー拡散層６,７に接する、１Ｅ１７ｃｍ-3の
濃度のＰ型拡散層４が形成されている。そのため、バー
ズビーク部のトランジスタのしきい値電圧は、図３の従
来例に示すＭＯＳトランジスタよりも小さくなる。その
ため、バーズビーク部もトランジスタのチャネルとして
働くようになるために、実質のチャネル幅は従来のトラ
ンジスタに比べて増大する。
込み型ＰチャネルＭＯＳトランジスタでは、図２に示す
ように、素子分離酸化膜のバーズビーク直下に、チャネ
ルストッパー拡散層６,７に接する、１Ｅ１７ｃｍ-3の
濃度のＰ型拡散層４が形成されている。そのため、バー
ズビーク部のトランジスタのしきい値電圧は、図３の従
来例に示すＭＯＳトランジスタよりも小さくなる。その
ため、バーズビーク部もトランジスタのチャネルとして
働くようになるために、実質のチャネル幅は従来のトラ
ンジスタに比べて増大する。
【００１９】以上のように本実施例によれば、局所酸化
前に、酸化防止膜直下に基板と逆導電型の不純物を大傾
角角度注入を用いて注入することによって、実効チャネ
ル幅減少の少ないＭＯＳ型トランジスタを形成すること
ができる。
前に、酸化防止膜直下に基板と逆導電型の不純物を大傾
角角度注入を用いて注入することによって、実効チャネ
ル幅減少の少ないＭＯＳ型トランジスタを形成すること
ができる。
【００２０】
【発明の効果】以上のように本発明は、局所酸化前に、
酸化防止膜直下に基板と逆導電型の不純物を大傾角角度
注入を用いて注入することによって、実効チャネル幅の
減少の少ないＭＯＳ型トランジスタを形成することがで
きる。
酸化防止膜直下に基板と逆導電型の不純物を大傾角角度
注入を用いて注入することによって、実効チャネル幅の
減少の少ないＭＯＳ型トランジスタを形成することがで
きる。
【図１】本発明の実施例における埋め込み型Ｐチャネル
ＭＯＳトランジスタの製造工程を示す構造断面図
ＭＯＳトランジスタの製造工程を示す構造断面図
【図２】同実施例における埋め込み型ＰチャネルＭＯＳ
トランジスタのゲート幅方向の構造断面図
トランジスタのゲート幅方向の構造断面図
【図３】局所酸化法を用いた素子分離の構造断面図
【図４】従来の埋め込み型ＰチャネルＭＯＳトランジス
タのゲート幅方向の構造断面図
タのゲート幅方向の構造断面図
１ Ｎ型シリコン基板
２ 下敷酸化膜
３ 酸化防止膜
４,５,９ Ｐ型拡散層
６,７ チャネルストッパー拡散層
８ 素子分離酸化膜
１０ ゲート酸化膜
１１ ゲート電極
Claims (2)
- 【請求項１】一導電型の半導体基板に局所酸化法を用い
て形成された素子分離酸化膜と、前記素子分離酸化膜の
ＭＯＳトランジスタ活性領域への入り込み部直下に形成
された前記基板と逆導電型の拡散層とを備えた半導体装
置。 - 【請求項２】一導電型半導体基板上に酸化膜を介して酸
化防止膜を形成する工程と、ＭＯＳトランジスタ活性領
域を除く前記酸化防止膜を除去する工程と、前記半導体
基板の法線に対して角度を付けて、前記半導体基板と逆
導電型の不純物を注入し、前記酸化防止膜端直下の半導
体基板内に拡散層を形成する工程とを備えた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188621A JP2995931B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188621A JP2995931B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536983A true JPH0536983A (ja) | 1993-02-12 |
| JP2995931B2 JP2995931B2 (ja) | 1999-12-27 |
Family
ID=16226891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188621A Expired - Fee Related JP2995931B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995931B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700728A (en) * | 1994-11-07 | 1997-12-23 | United Microelectronics Corporation | Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide |
| US5751046A (en) * | 1995-08-11 | 1998-05-12 | Micron Technology, Inc. | Semiconductor device with VT implant |
| JP2001196546A (ja) * | 1999-09-17 | 2001-07-19 | Sony Corp | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-07-29 JP JP3188621A patent/JP2995931B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700728A (en) * | 1994-11-07 | 1997-12-23 | United Microelectronics Corporation | Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide |
| US5751046A (en) * | 1995-08-11 | 1998-05-12 | Micron Technology, Inc. | Semiconductor device with VT implant |
| US5929495A (en) * | 1995-08-11 | 1999-07-27 | Micron Technology, Inc. | Semiconductor processing method of forming a static random access memory cell and static random access memory cell |
| US6117721A (en) * | 1995-08-11 | 2000-09-12 | Micron Technology, Inc. | Semiconductor processing method of forming a static random access memory cell and static random access memory cell |
| JP2001196546A (ja) * | 1999-09-17 | 2001-07-19 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2995931B2 (ja) | 1999-12-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |