JPH07321309A

JPH07321309A - 半導体装置及びその製造方法

Info

Publication number: JPH07321309A
Application number: JP10707794A
Authority: JP
Inventors: Yasuo Nara; 安雄奈良
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-05-20
Filing date: 1994-05-20
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】ＭＯＳトランジスタを含む半導体装置の製造方
法に関し、ＭＯＳトランジスタのチャネルとソース／ド
レインの間の寄生抵抗を小さくし、かつオーバーラップ
容量を小さくすること。【構成】半導体層１２の表面にＭＯＳトランジスタのゲ
ート酸化膜１３を介してゲート電極１５を形成する工程
と、前記ゲート電極１５をマスクにして、前記ゲート電
極１５の両側の前記半導体層１２に第１の不純物を導入
する工程と、前記半導体層１２及び前記ゲート電極１５
の表面を酸化することにより、前記ゲート電極１５の底
部の両側からその内部に入り込むバーズビーク１８を有
する第１の酸化膜１７を形成する工程と、前記ゲート電
極１５及びその両側の前記第１の酸化膜１７をマスクに
して、前記半導体層１２に第２の不純物を導入する工程
とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、ＭＯＳトランジスタを含
む半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ｎチャネルのＭＯＳトランジスタとｐチ
ャネルのＭＯＳトランジスタを組み合わせたＣＭＯＳデ
バイスでは、ゲート電極とドレイン層のオーバーラップ
容量を削減することが高速化には重要である。特に、チ
ャネル長が０．２５μｍ以下のディープサブミクロンデ
バイスではオーバーラップ容量の動作速度に対する影響
は大きく、オーバーラップ容量の削減が重要な課題とな
っいている。

【０００３】オーバーラップ容量を削減するために、酸
化によりゲート端部にバーズビーク（以下に、ゲートバ
ーズビークともいう）を導入する構造が提案されている
（K.Kurimoto and S.Odanaka, IEDM91, p.541 ）。その
ゲートバーズビークを有する従来のＬＤＤ（Lightly Do
ped Drain ）構造のＭＯＳトランジスタの作製工程を示
すと図５のようになる。

【０００４】まず、図５(a) に示すように、シリコン基
板１上にゲート酸化膜２を介して不純物含有ポリシリコ
ンよりなるゲート電極３を形成する。続いて、ゲート電
極３の底部の両側にゲートバーズビーク５が入る条件で
ドライ酸化を行い、ゲート電極３の表面とシリコン基板
１の表面にSiO₂膜６を形成する。この後に、図５(b) に
示すように、ゲート電極４をマスクとして使用し、ゲー
ト電極３の両側のシリコン基板１に不純物をイオン注入
し、低濃度不純物領域７を形成する。

【０００５】次に、ＣＶＤ法により全体にＣＶＤ−SiO₂
膜（不図示）を形成し、さらに、反応性イオンエッチン
グ（ＲＩＥ）などによってそのＣＶＤ−SiO₂膜及び熱酸
化によるSiO₂膜６を垂直方向にエッチングし、これによ
りゲート電極３の両側に図５(c) に示すようなSiO₂より
なるサイドウォール８を形成する。シリコン基板１の表
面は、そのエッチングにより露出する。

【０００６】この後に、ゲート電極３をマスクにしてシ
リコン基板１に砒素を高濃度でイオン注入して高濃度不
純物領域８を形成する。その高濃度不純物領域８と低濃
度不純物領域７によりＬＤＤ構造のソース／ドレイン層
が形成される。

【０００７】

【発明が解決しようとする課題】ところで、上記したよ
うにゲート電極３の底部両端にゲートバーズビーク５を
導入した構造のＭＯＳトランジスタにあっては、ゲート
電極３のＬＤＤ構造のソース／ドレイン領域に近い部分
の酸化膜を厚く形成してドレイン・ゲート間の容量を減
らす効果がある一方で、ドレイン電流が減少する弊害が
あった。

【０００８】例えば、ゲート長０．１５μｍのｎ型ＭＯ
Ｓトランジスタでは、ゲートバーズビークを導入するこ
とによりドレイン電流が７．０mA／１０μｍから４．７
mA／１０μｍに減少し、また、ゲート長０．１５μｍの
ｐ型ＭＯＳトランジスタでは３．２mA／１０μｍから
２．４mA／１０μｍに減少する。これは、ゲートバーズ
ビーク５の形成の際に、そのゲートバーズビーク５がシ
リコン基板１内にも入り込むために、２つのＬＤＤ構造
のソース／ドレイン領域の相互間の距離が大きくなると
ともに、それらのソース／ドレイン領域のエッジがゲー
ト電極３の下のシリコン基板１の表面からその内部に移
動してしまい、チャネル領域とソース／ドレイン領域の
間にオフセット抵抗が生じ、これがソース・ドレインの
寄生抵抗として働くためである。また、ゲートバーズビ
ークを導入する酸化の前にＬＤＤ構造の低濃度不純物領
域のイオン注入を行うと寄生抵抗は少ないものの短チャ
ネル効果が大きくなり、デバイス特性は悪化する。

【０００９】このため、トランジスタの高速化という観
点ではゲートバーズビークの効果を完全には活かしきれ
てはいないというのが実状である。本発明は、かかる従
来技術の問題点に鑑みてなされたものであり、ＭＯＳト
ランジスタのチャネルとソース／ドレインの間の寄生抵
抗を小さくし、かつオーバーラップ容量を小さくできる
半導体装置及びその製造方法を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、半導体層１２の表面にＭＯＳトラ
ンジスタのゲート酸化膜１３を介してゲート電極１５を
形成する工程と、前記ゲート電極１５をマスクにして、
前記ゲート電極１５の両側の前記半導体層１２に第１の
不純物を導入する工程と、前記半導体層１２及び前記ゲ
ート電極１５の表面を酸化することにより、前記ゲート
電極１５の底部の両側からその内部に入り込むバーズビ
ーク１８を有する第１の酸化膜１７を形成する工程と、
前記ゲート電極１５及びその両側面の前記第１の酸化膜
１７をマスクにして、前記半導体層１２に第２の不純物
を導入する工程とを有することを特徴とする半導体装置
の製造方法により解決する。

【００１１】前記第１の不純物を導入する前に、前記半
導体層１２の表面に絶縁膜１６を形成する工程を有する
ことを特徴とする半導体装置の製造方法により解決す
る。前記第２の不純物を前記半導体層１２に導入する前
に、前記半導体層１２の表面にある前記第１の酸化膜１
７を除去する工程を有することを特徴とする半導体装置
の製造方法により解決する。

【００１２】前記第２の不純物を前記半導体層１２に導
入する前に、前記半導体層１２の表面の前記第１の酸化
膜１７を除去し、ついで前記第１の酸化膜１２と厚さの
異なる絶縁膜を前記半導体層１２の表面に形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り解決する。前記第１の不純物のドーズ量は、前記第２
の不純物のドーズ量よりも少なくすることを特徴とする
半導体装置に製造方法により解決する。

【００１３】前記第１の不純物の加速エネルギーは、前
記第２の不純物の加速エネルギーよりも小さくすること
を特徴とする半導体装置に製造方法により解決する。前
記第１の不純物又は前記第２の不純物を前記半導体層に
導入する前に、前記半導体層１２の結晶性を劣化させる
元素を前記半導体層１２に導入する工程を有することを
特徴とする半導体装置の製造方法により解決する。

【００１４】また、図３(d) に例示するように、半導体
層１２と、前記半導体層１２の上にゲート絶縁膜１３を
介して形成されたゲート電極１５と、前記ゲート電極１
５の底部の両側に入り込むバーズビーク絶縁膜１８と、
前記半導体層１２内に形成され、且つ前記バーズビーク
絶縁膜１８よりも前記ゲート電極１５の中央寄りに形成
された第１の低濃度不純物領域１９と、前記半導体層１
２内に形成され、且つ前記第１の低濃度不純物領域１９
よりも前記ゲート電極１５の外側寄りに形成された第２
の低濃度不純物領域２０と、前記ゲート電極１５の側壁
に形成された絶縁性のサイドウォール２２と、前記半導
体層１２内に形成され、且つ前記第２の低濃度不純物領
域２０の端部よりも外側に形成された高濃度不純物領域
２３とを有することを特徴とする半導体装置により解決
する。

【００１５】前記第１の低濃度不純物領域１９は１×１
０¹⁸cm^-3以上の不純物濃度を有することを特徴とする半
導体装置により解決する。前記ゲート電極１５のゲート
長は０．３μｍ以下であることを特徴とする半導体装置
により解決する。

【００１６】

【作用】本発明によれば、ＬＤＤ構造の低濃度不純物
領域を形成するイオン注入を、ゲートバーズビークを導
入する酸化の前後に２度に分けて行うようにしている。
これにより、ＬＤＤ構造の不純物導入層の基板下面側へ
の移動が防止され、チャネルとソース／ドレインの間の
寄生抵抗を小さく、かつオーバーラップ容量の小さいＭ
ＯＳトランジスタが実現される。

【００１７】１回目の不純物導入前に半導体層表面の絶
縁層を形成すれば、不純物の注入深さの制御は容易にな
る。また、バーズビーク形成の際に半導体層表面に成長
された酸化膜を除去した後に２回目の不純物導入を行え
ば、小さい加速エネルギーで不純物が半導体層に導入さ
れる。その酸化膜を除去した後に、半導体層の表面に適
当な厚さの絶縁層を再び形成すれば、ＬＤＤ構造の低濃
度不純物領域の表面の不純物濃度の制御が容易になり、
キャリア密度を高めることができる。

【００１８】ＬＤＤ構造の短チャネル効果は、１回目の
不純物注入のドーズ量を少なくすることにより小さくな
る。２回目の不純物注入の加速エネルギーを大きくすれ
ば、ゲートバーズビークを導入する際に形成された酸化
膜を通して不純物が半導体層に確実に入り込むようにな
る。また、不純物を導入する際に、半導体層にシリコン
等の元素を注入してその結晶性を劣化させると、チャネ
リングが防止される。

【００１９】本発明によって形成されたＬＤＤ構造の低
濃度不純物領域のうちゲートバーズビークよりもゲート
電極の中央寄りに形成された部分の不純物濃度を１×１
０¹⁸cm^-3以上にしなければ、オフセット抵抗が十分に小
さくならない。また、本発明によればチャネル領域のオ
フセット抵抗が小さくなるが、これはゲート長が０．３
μｍ以下で効果が大きい。

【００２０】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１〜図４は、本発明の実施例の半導
体装置の製造方法について説明する断面図である。本実
施例ではｐ型ＭＯＳトランジスタの製造方法を例にあげ
て説明する。

【００２１】まず、図１(a) において、加速エネルギー
１８０ｅＶ、ドーズ量４×１０¹²cm ^-2の条件で燐（Ｐ）
をシリコン基板１１にイオン注入した後に、温度１０５
０℃、３００分間で不純物を活性化し、この熱処理によ
って深さ３〜６μｍ程度のＮウェル１２を形成する。次
いで、図１(b) に示すように、加速エネルギー１５０ke
V 、ドーズ量８×１０¹²cm^-2の条件で砒素（As）をＮウ
ェル１２にイオン注入（チャンネルイオン注入）してト
ランジスタの閾値調整を行う。

【００２２】この後に、図１(c) に示すように、シリコ
ン基板１１（Ｎウェル１２）の表面を温度８００℃で１
４分間ドライ酸化し、膜厚４nmのゲート酸化膜１３を形
成する。次に、図１(d) に示すように、ＣＶＤ法により
ゲート材料となる多結晶シリコン層１４をゲート酸化膜
１３上に１５０〜２００nmの厚さに成長する。続いて、
加速エネルギー１０keV 、ドーズ量８×１０¹⁵cm^-2の条
件でフッ化ホウ素(BF₂ ⁺）を多結晶シリコン層１４にイ
オン注入する。

【００２３】その後に、レジストパターン（不図示）と
反応性イオンエッチング（ＲＩＥ）を用いて多結晶シリ
コン層１４をパターニングし、図２(a) に示すようにゲ
ート長が例えば０．１５μｍのゲート電極１５を形成す
る。次に、図２(b) に示すように、ゲート電極１５が形
成されたシリコン基板１１（Ｎウェル１２）の表面を温
度８００℃で３０分間ドライ酸化し、膜厚３〜５nmの第
１のスルー酸化膜（SiO₂）１６を形成する。その際にゲ
ート電極１５の表面も酸化される。

【００２４】この後に、ＬＤＤ構造の低濃度不純物領域
を形成するイオン注入を２回に分けて行う。そのうちの
１回目のイオン注入は、ゲート電極１５を形成した後で
あって第１のスルー酸化膜１６を形成した後に行う。即
ち、図２(c) に示すように、加速エネルギー１５keV 、
ドーズ量５×１０¹³cm^-2の条件で BF₂ ⁺をゲート電極１
５の両側のＮウェル１２にイオン注入する。

【００２５】この後に、図２(d) に示すように、温度９
００℃、２０分間の条件でドライ酸化を行うと、総計膜
厚１３nmの厚さのシリコン酸化膜（SiO₂）１７がシリコ
ン基板１１の表面に形成されるとともに、ゲート電極１
５底部の両側ではそのシリコン酸化膜７がその内部に迫
り出してゲートバーズビーク（バーズビーク酸化膜）１
８が形成される。このゲートバーズビーク１８は、ゲー
ト酸化膜１３を通して酸素がゲート電極１５及びシリコ
ン基板１１の中に供給され易いために形成される。

【００２６】この第１のドライ酸化の際に、前の工程で
注入したＮウェル１２内のホウ素が活性化されて第１の
ｐ型低濃度不純物領域１９が形成される。そのｐ型低濃
度不純物領域１９の先端はＮウェル１２の表面にまで至
り、チャネル領域に隣接する。その不純物濃度は１×１
０¹⁸cm^-3以上となる。次に、低濃度不純物領域を形成す
るための２回目の BF₂ ⁺のイオン注入を行う。そのイオ
ン注入の条件は、例えば加速エネルギー１５keV 、ドー
ズ量５×１０ ¹³cm^-2とし、１回目と同じにする。この場
合、ゲート電極１５とその周辺のSiO₂膜１７がイオン注
入のマスクとして機能するので、 BF₂ ⁺は１回目よりも
外側の領域に注入される。このため、その不純物を加熱
により活性化すると、図３(a)に示すように、ゲートバ
ーズビーク１８の下に第２のｐ型低濃度不純物領域２０
が形成される。

【００２７】ついで、ＣＶＤ法により窒化シリコン（Si
N ）膜２１をシリコン基板１１上で膜厚６０ｎｍの厚さ
となるように成長する。その後に、反応性イオンエッチ
ング（ＲＩＥ）によりSiN 膜２１とその下のSiO₂膜１７
（１６）を垂直方向にエッチングしてゲート電極１５の
両側にそれらの絶縁膜を選択的に残存させる。これによ
り、ゲート電極１５の両側には図３(b) に示すようなSi
N 膜２１等からなるサイドウォール２２が形成される。

【００２８】次に、図３(c) に示すように、ＬＤＤ構造
の高濃度不純物領域を形成するためにゲート電極１５及
びサイドウォール２２をマスクにして、加速エネルギー
３０KeV 、ドーズ量５×１０¹⁵cm^-2の条件で BF₂ ⁺をＮ
ウェル１２にイオン注入する。続いて、その不純物を熱
処理により活性化してゲートバーズビーク１８よりも外
側に高濃度不純物領域２３を形成する。これによりＬＤ
Ｄ構造のソース層Ｓ、ドレイン層Ｄが形成される。

【００２９】次に、SiO₂からなるパッシベーション膜２
５をＣＶＤ法により４００nmの厚さに形成した後に、こ
れをパターニングしてソース層Ｓ、ドレイン領域Ｄの上
にコンタクトホール２６，２７を形成する。続いて、ス
パッタによりアルミニウム（Ａｌ）を堆積し、これをフ
ォトリソグラフィーによりパターニングしてコンタクト
ホール２６，２７を通るソース電極２８、ドレイン電極
２９を形成する。これによりＬＤＤ構造のソースＳ、ド
レインＤを有するｐ型ＭＯＳトランジスタが完成する。

【００３０】以上のように、ＬＤＤ構造の低濃度不純物
領域１９，２０を形成する場合に、第１のスルー酸化膜
１６を形成した後に、１回目のイオン注入工程を行い、
ついでゲートバーズビーク１８を有する第２のスルー酸
化膜１７を形成し、続いて２回目のイオン注入するとい
った工程を経たｐ型ＭＯＳトランジスタによれば、その
ドレイン電流はゲート長０．１５μｍで２．８mA／１０
μｍとなった。

【００３１】これに対し、従来のようにゲートバーズビ
ーク１８を有するスルー酸化膜１７を形成した後に１回
のイオン注入を行って低濃度不純物領域を形成すると、
低濃度不純物領域の端部はバーズビークの下に位置し、
しかもイオン注入のドーズ量は、本実施例の１回目と２
回目のドーズ量を合わせた量である。これにより形成さ
れたＰ型ＭＯＳトランジスタのドレイン電流は０．１５
μｍのゲート長で２．４mA／１０μｍとなった。

【００３２】従って、本実施例によれば、従来に比べて
ドレイン電流を約２０％増加させることが可能になっ
た。これは、低濃度不純物領域を形成する際の１回目の
イオン注入は、オフセットによる寄生抵抗を削減するこ
とが目的であり、短チャネル効果が生じないように従来
の半分以下のドーズ量とし、また、２回目のイオン注入
は、ＬＤＤのキャリア濃度を十分に確保するためのもの
で第１のイオン注入と合わせて従来と同じドーズ量が得
られる。このため、チャネルとソース／ドレインの間の
寄生抵抗を減少させた上で、ゲートバーズビーク１８に
よりゲート・ドレインのオーバーラップ容量を十分に削
減することができる。

【００３３】特に、その寄生抵抗を低減する効果は、ゲ
ート長が０．３μｍ以下で顕著に現れる。これは、図４
に示すように、ゲート長Ｌが長い場合にはソース電極と
ドレイン電極の間の総抵抗Ｒtotal のうちソース／ドレ
イン抵抗Ｒsdの占める割合は小さく、チャネル抵抗Ｒch
の割合が大きい。しかし、ゲート長Ｌが短くなるにつれ
てチャネル抵抗Ｒchが小さくなり、ソース／ドレイン抵
抗Ｒsdの占める割合が大きくなるので、その抵抗を小さ
くすることはドレイン電流を大きくするために重要とな
る。従って、オフセット抵抗を小さくできる上記工程
は、０．３μｍ以下、より好ましくは０．２５μｍ以下
のゲート長のＭＯＳトランジスタにおいて効果が大き
い。なお、ソース／ドレイン抵抗Ｒsdは、チャネル長Ｌ
の大きさに関係なくほぼ一定である。

【００３４】ところで、本実施例では、低濃度不純物領
域１９，２０を形成する際の１回目のイオン注入と２回
目のイオン注入のドーズ量を同一としたが、ゲートバー
ズビーク１８を形成する際のドライ酸化の条件によって
は、１回目と２回目のイオン注入のドーズ量、加速エネ
ルギーを最適な値に変更してもよい。例えば、２回目よ
りも１回目のイオン注入のドーズ量を少なくして短チャ
ネル効果を小さくしたり、或いは１回目よりも２回目の
不純物イオン注入の加速エネルギーを大きくすることに
よってＮウェル１２に不純物を確実に導入できる。

【００３５】なお、上記したオフセット抵抗の低減する
ためには、１回目の不純物イオン注入により得られる低
濃度不純物領域１９の不純物濃度を１×１０¹⁸cm^-3以上
にする必要がある。上記した２つの低濃度不純物領域１
９，２０を形成する場合に、チャネリング防止のため
に、イオン注入の前にシリコン、ガリウム、アンチモ
ン、インジウムなどの元素をイオン注入してシリコン基
板の結晶性を予め劣化させてもよい。

【００３６】本実施例では、ゲート電極１５加工後、第
１のスルー酸化膜１６を形成した後にイオン注入を行う
ようにしているが、そのスルー酸化膜１６の形成は省い
てもよい。また、第２のスルー酸化膜１７を形成した後
にゲート電極１５以外の領域の酸化膜を除去した後に２
回目のイオン注入を行ってもよいし、その除去後に温度
８００℃程度の低温でさらに薄い第３のスルー酸化膜
（不図示）を形成し、その後に第２の低濃度不純物領域
を形成するための２回目のイオン注入を行って、その低
濃度不純物領域の表面キャリア濃度を一層高める方法を
採ってもよい。なお、上記した第１、第３のスルー酸化
膜は熱酸化法、ＣＶＤ法のいずれで形成してもよい。

【００３７】さらに、第１〜第３のスルー酸化膜を熱酸
化により形成する場合には、常圧酸化、減圧酸化のいず
れでもよい。本実施例では、ｐ型ＭＯＳトランジスタの
製造方法を例にあげて説明しているが、ｎ型ＭＯＳトラ
ンジスタのＬＤＤ構造の低濃度不純物領域を形成する際
に不純物のイオン注入をゲートバーズビークを形成する
前と後に分けてもよい。

【００３８】ＭＯＳトランジスタが形成される半導体と
しては、上記したような半導体基板であってもよいしエ
ピタキシャル成長された半導体層であってもよいし、Ｓ
ＯＩ（silicon-on-insulator）基板であってもよい。そ
の半導体層は、シリコンに限るものではなく、ゲルマニ
ウム、その他の半導体材料から形成してもよい。

【００３９】

【発明の効果】以上述べたように本発明によれば、ＬＤ
Ｄ構造の低濃度不純物領域を形成するイオン注入を、ゲ
ートバーズビークを導入する酸化の前後に２度に分けて
行うようにしているので、ＬＤＤ構造の不純物導入層の
基板下面側への移動量を減少でき、チャネル領域とソー
ス／ドレイン領域の間のオフセット抵抗を低減して、大
きなドレイン電流を得ることができ、高速な集積回路を
実現することができる。

【００４０】１回目の不純物導入前に半導体層表面の絶
縁層を形成すれば、不純物の注入深さの制御を容易にで
きる。また、バーズビーク形成の際に半導体層表面に成
長された酸化膜を除去した後に２回目の不純物導入を行
えば、小さい加速エネルギーで不純物を半導体層に導入
できる。その酸化膜を除去した後に、半導体層の表面に
適当な厚さの絶縁層を再び形成すれば、ＬＤＤ構造の低
濃度不純物領域の表面の不純物濃度の制御が容易にな
り、キャリア密度を高めることができる。

【００４１】１回目の不純物注入のドーズ量を少なくす
ることにより、ＬＤＤ構造の短チャネル効果を小さくで
きる。２回目の不純物注入の加速エネルギーを大きくす
れば、ゲートバーズビークを導入する際に形成された酸
化膜を通して注入される不純物の量を多くできる。ま
た、不純物を導入する際に、半導体層にシリコン等の元
素を注入してその結晶性を劣化させると、チャネリング
を防止できる。

【００４２】本発明によって形成されたＬＤＤ構造の低
濃度不純物領域のうちゲートバーズビークよりもゲート
電極の中央寄りに形成された部分の不純物濃度を１×１
０¹⁸cm^-3以上にすることにより、オフセット抵抗を十分
に小さくできる。また、本発明によればチャネル領域の
オフセット抵抗が小さくなるが、これはゲート長が０．
３μｍ以下で効果が大きい。

【図面の簡単な説明】

【図１】本発明の実施例の半導体装置の製造方法を説明
するための工程断面図（その１）である。

【図２】本発明の実施例の半導体装置の製造方法を説明
するための工程断面図（その２）である。

【図３】本発明の実施例の半導体装置の製造方法を説明
するための工程断面図（その３）である。

【図４】ソース／ドレイン間寄生抵抗のソース・ドレイ
ン間総抵抗に占める割合とゲート長との関係を示す特性
図である。

【図５】従来例の半導体装置及びその製造方法を説明す
るための工程断面図である。

【符号の説明】

１１シリコン基板１２Ｎウェル１３ゲート酸化膜１４多結晶シリコン層１５ゲート電極１６、１７スルー酸化膜１８ゲートバーズビーク（バーズビーク絶縁膜）１９、２０低濃度不純物領域２２サイドウォール２３高濃度不純物領域

Claims

【特許請求の範囲】

【請求項１】半導体層（１２）の表面にＭＯＳトランジ
スタのゲート酸化膜（１３）を介してゲート電極（１
５）を形成する工程と、前記ゲート電極（１５）をマスクにして、前記ゲート電
極（１５）の両側の前記半導体層（１２）に第１の不純
物を導入する工程と、前記半導体層（１２）及び前記ゲート電極（１５）の表
面を酸化することにより、前記ゲート電極（１５）の底
部の両側からその内部に入り込むバーズビーク（１８）
を有する第１の酸化膜（１７）を形成する工程と、前記ゲート電極（１５）及びその両側面の前記第１の酸
化膜（１７）をマスクにして、前記半導体層（１２）に
第２の不純物を導入する工程とを有することを特徴とす
る半導体装置の製造方法。
【請求項２】前記第１の不純物を導入する前に、前記半
導体層（１２）の表面に絶縁膜（１６）を形成する工程
を有することを特徴とする請求項１記載の半導体装置の
製造方法。
【請求項３】前記第２の不純物を前記半導体層（１２）
に導入する前に、前記半導体層（１２）の表面にある前
記第１の酸化膜（１７）を除去する工程を有することを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】前記第２の不純物を前記半導体層（１２）
に導入する前に、前記半導体層（１２）の表面の前記第
１の酸化膜（１７）を除去し、ついで前記第１の酸化膜
（１７）と厚さの異なる絶縁膜を前記半導体層（１２）
の表面に形成する工程とを有することを特徴とする請求
項１記載の半導体装置の製造方法。
【請求項５】前記第１の不純物のドーズ量は、前記第２
の不純物のドーズ量よりも少なくすることを特徴とする
請求項１記載の半導体装置に製造方法。
【請求項６】前記第１の不純物の加速エネルギーは、前
記第２の不純物の加速エネルギーよりも小さくすること
を特徴とする請求項１記載の半導体装置に製造方法。
【請求項７】前記第１の不純物又は前記第２の不純物を
前記半導体層に導入する前に、前記半導体層（１２）の
結晶性を劣化させる元素を前記半導体層（１２）に導入
する工程を有することを特徴とする半導体装置の製造方
法。
【請求項８】半導体層（１２）と、前記半導体層（１２）の上にゲート絶縁膜（１３）を介
して形成されたゲート電極（１５）と、前記ゲート電極（１５）の底部の両側に入り込むバーズ
ビーク絶縁膜（１８）と、前記半導体層（１２）内に形成され、且つ前記バーズビ
ーク絶縁膜（１８）よりも前記ゲート電極（１５）の中
央寄りに形成された第１の低濃度不純物領域（１９）
と、前記半導体層（１２）内に形成され、且つ前記第１の低
濃度不純物領域（１９）よりも前記ゲート電極（１５）
の外側寄りに形成された第２の低濃度不純物領域（２
０）と、前記ゲート電極（１５）の側壁に形成された絶縁性のサ
イドウォール（２２）と、前記半導体層（１２）内に形成され、且つ前記第２の低
濃度不純物領域（２０）の端部よりも外側に形成された
高濃度不純物領域（２３）とを有することを特徴とする
半導体装置。
【請求項９】前記第１の低濃度不純物領域（１９）は１
×１０¹⁸cm^-3以上の不純物濃度を有することを特徴とす
る請求項８記載の半導体装置。
【請求項１０】前記ゲート電極（１５）のゲート長は
０．３μｍ以下であることを特徴とする請求項８又は９
記載の半導体装置。